JAJSTP1E December   2003  – March 2024 SN65MLVD200A , SN65MLVD202A , SN65MLVD204A , SN65MLVD205A

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性
    6. 6.6  電気特性 - ドライバ
    7. 6.7  電気特性 - レシーバ
    8. 6.8  電気的特性　–　デジタル入力および出力
    9. 6.9  スイッチング特性 – ドライバ
    10. 6.10 スイッチング特性 – レシーバ
    11. 6.11 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 パワーオン リセット
      2. 8.3.2 ESD 保護
    4. 8.4 デバイスの機能モード
      1. 8.4.1 デバイス機能表
      2. 8.4.2 等価な入力および出力回路図
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1  電源電圧
        2. 9.2.2.2  電源バイパス容量
        3. 9.2.2.3  ドライバの入力電圧
        4. 9.2.2.4  ドライバ出力電圧
        5. 9.2.2.5  終端抵抗
        6. 9.2.2.6  レシーバの入力信号
        7. 9.2.2.7  レシーバ入力スレッショルド (フェイルセーフ)
        8. 9.2.2.8  レシーバ出力信号
        9. 9.2.2.9  メディアの相互接続
        10. 9.2.2.10 PCB の伝送ライン
      3. 9.2.3 アプリケーション曲線
  11. 10電源に関する推奨事項
  12. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 マイクロストリップとストリップラインのトポロジ
      2. 11.1.2 誘電体の種類と基板構造
      3. 11.1.3 推奨されるスタック レイアウト
      4. 11.1.4 パターン間の分離
      5. 11.1.5 クロストークおよびグランド バウンスの最小化
      6. 11.1.6 デカップリング
    2. 11.2 レイアウト例
  13. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 ドキュメントの更新通知を受け取る方法
    3. 12.3 サポート・リソース
    4. 12.4 商標
    5. 12.5 静電気放電に関する注意事項
    6. 12.6 用語集
  14. 13改訂履歴
  15. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • D|14
サーマルパッド・メカニカル・データ
発注情報

7 パラメータ測定情報

SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A ドライバの電圧および電流の定義図 7-1 ドライバの電圧および電流の定義
SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A 差動出力電圧テスト回路
A. すべての抵抗の公差は 1% です。
図 7-2 差動出力電圧テスト回路
SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A ドライバの同相モード出力電圧のテスト回路と定義
A. すべての入力パルスは、tr または tf ≤ 1ns、パルス周波数 = 1MHz、デューティ サイクル = 50 ±5% の特性を持つジェネレータから供給されます。
B. C1、C2、C3 には D.U.T. から 2cm 以内の計測機器および治具の容量が含まれ、公差は ±20% です。
C. R1 および R2 は金属皮膜、表面実装、公差 ±1% で、D.U.T. から 2cm 以内に配置されています。
D. VOS(PP) の測定 は、-3dB 帯域幅が 1GHz 以上のテスト機器で行います。
図 7-3 ドライバの同相モード出力電圧のテスト回路と定義
SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A ドライバ短絡テスト回路図 7-4 ドライバ短絡テスト回路
SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A 差動出力信号のドライバ テスト回路、タイミング、電圧の定義
A. すべての入力パルスは、tr または tf ≤ 1ns、周波数 = 1MHz、デューティ サイクル = 50 ± 5% の特性を持つジェネレータから供給されます。
B. C1、C2、C3 には D.U.T. から 2cm 以内の計測機器および治具の容量が含まれ、公差は ±20% です。
C. R1 は金属皮膜、表面実装、公差 1% で、D.U.T. から 2cm 以内に配置されています。
D. 測定は、-3dB 帯域幅が 1GHz 以上のテスト機器で行います。
図 7-5 差動出力信号のドライバ テスト回路、タイミング、電圧の定義
SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A ドライバのイネーブル / ディセーブル時間回路と定義
A. すべての入力パルスは、tr または tf ≤ 1ns、周波数 = 1MHz、デューティ サイクル = 50 ± 5% の特性を持つジェネレータから供給されます。
B. C1、C2、C3、C4 には、D.U.T. から 2cm 以内の計測機器および治具の容量が含まれ、公差は ±20% です。
C. R1 および R2 は金属皮膜、表面実装、公差 1% で、D.U.T. から 2cm 以内に配置されています。
D. 測定は、-3dB 帯域幅が 1GHz 以上のテスト機器で行います。
図 7-6 ドライバのイネーブル / ディセーブル時間回路と定義
SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A 最大定常状態出力電圧図 7-7 最大定常状態出力電圧
SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A ドライバのジッタ測定波形
A. すべての入力パルスは、Agilent 81250 Stimulus System から供給されます。
B. 測定は、TDSJIT3 アプリケーション ソフトウェアを実行している TEK TDS6604 で行います。
C. 周期ジッタは、50MHz 50 ±1% デューティ サイクルのクロック入力を使用して測定します。
D. サイクル間ジッタは、100Mbps 215–1 PRBS 入力を使用して測定します。
図 7-8 ドライバのジッタ測定波形
SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A レシーバの電圧および電流の定義図 7-9 レシーバの電圧および電流の定義
表 7-1 Type-1 レシーバの入力スレッショルド テスト電圧
印加電圧 結果として生じる
差動入力電圧		 結果として生じる
同相モード入力電圧		 レシーバ
(1)出力
VIA VIB VID VIC
2.400 0.000 2.400 1.200 H
0.000 2.400 -2.400 1.200 L
3.425 3.335 0.050 3.4 H
3.375 3.425 -0.050 3.4 L
-0.975 -1.025 0.050 -1 H
-1.025 -0.975 -0.050 -1 L
(1) H = High レベル、L = Low レベル、出力状態はレシーバがイネーブルであると仮定 (RE = L)
表 7-2 Type-2 レシーバの入力スレッショルド テスト電圧
印加電圧 結果として生じる
差動入力電圧		 結果として生じる
同相モード入力電圧		 レシーバ
出力(1)
VIA VIB VID VIC
2.400 0.000 2.400 1.200 H
0.000 2.400 -2.400 1.200 L
3.475 3.325 0.150 3.4 H
3.425 3.375 0.050 3.4 L
-0.925 -1.075 0.150 -1 H
-0.975 -1.025 0.050 -1 L
(1) H = High レベル、L = Low レベル、出力状態はレシーバがイネーブルであると仮定 (RE = L)
SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A レシーバのタイミング テスト回路と波形
A. すべての入力パルスは、tr または tf ≤ 1ns、周波数 = 1MHz、デューティ サイクル = 50 ± 5% の特性を持つジェネレータから供給されます。CL は、公差 20% の低損失セラミック表面実装コンデンサと、D.U.T. から 2cm 以内の治具容量を組み合わせたものです。
B. 測定は、-3dB 帯域幅が 1GHz 以上のテスト機器で行います。
図 7-10 レシーバのタイミング テスト回路と波形
SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A レシーバのイネーブル / ディセーブル時間テスト回路と波形
A. すべての入力パルスは、tr または tf ≤ 1ns、周波数 = 1MHz、デューティ サイクル = 50 ± 5% の特性を持つジェネレータから供給されます。
B. RL は公差 1%、金属皮膜、表面実装で、D.U.T. から 2cm 以内に配置されています。
C. CL は、DUT から 2cm 以内の計測機器および治具の容量で、±20% です。
図 7-11 レシーバのイネーブル / ディセーブル時間テスト回路と波形
SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A レシーバのジッタ測定波形
A. すべての入力パルスは、Agilent 8304A Stimulus System から供給されます。
B. 測定は、TDSJIT3 アプリケーション ソフトウェアを実行している TEK TDS6604 で行います。
C. 周期ジッタは、50MHz 50 ±1% デューティ サイクルのクロック入力を使用して測定します。
D. サイクル間ジッタは、100Mbps 215–1 PRBS 入力を使用して測定します。
図 7-12 レシーバのジッタ測定波形