JAJSTP1E December   2003  – March 2024 SN65MLVD200A , SN65MLVD202A , SN65MLVD204A , SN65MLVD205A

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性
    6. 6.6  電気特性 - ドライバ
    7. 6.7  電気特性 - レシーバ
    8. 6.8  電気的特性　–　デジタル入力および出力
    9. 6.9  スイッチング特性 – ドライバ
    10. 6.10 スイッチング特性 – レシーバ
    11. 6.11 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 パワーオン リセット
      2. 8.3.2 ESD 保護
    4. 8.4 デバイスの機能モード
      1. 8.4.1 デバイス機能表
      2. 8.4.2 等価な入力および出力回路図
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1  電源電圧
        2. 9.2.2.2  電源バイパス容量
        3. 9.2.2.3  ドライバの入力電圧
        4. 9.2.2.4  ドライバ出力電圧
        5. 9.2.2.5  終端抵抗
        6. 9.2.2.6  レシーバの入力信号
        7. 9.2.2.7  レシーバ入力スレッショルド (フェイルセーフ)
        8. 9.2.2.8  レシーバ出力信号
        9. 9.2.2.9  メディアの相互接続
        10. 9.2.2.10 PCB の伝送ライン
      3. 9.2.3 アプリケーション曲線
  11. 10電源に関する推奨事項
  12. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 マイクロストリップとストリップラインのトポロジ
      2. 11.1.2 誘電体の種類と基板構造
      3. 11.1.3 推奨されるスタック レイアウト
      4. 11.1.4 パターン間の分離
      5. 11.1.5 クロストークおよびグランド バウンスの最小化
      6. 11.1.6 デカップリング
    2. 11.2 レイアウト例
  13. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 ドキュメントの更新通知を受け取る方法
    3. 12.3 サポート・リソース
    4. 12.4 商標
    5. 12.5 静電気放電に関する注意事項
    6. 12.6 用語集
  14. 13改訂履歴
  15. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • D|14
サーマルパッド・メカニカル・データ
発注情報

11.2 レイアウト例

クロストークの可能性を最小限に抑えるため、個々のパターンの幅の少なくとも 2 倍または 3 倍の間隔で、シングルエンドのパターンと差動ペアを分離する必要があります。立ち上がり時間または立ち下がり時間の波長より短い間隔で並列に配線されるシングルエンドのパターンでは、通常、クロストークは無視できるほど小さくなります。クロストークを低減するため、長い並列配線の場合は信号路間の間隔を増やします。図 11-9 に示すように、基板の面積が限られている場合、配線パターン レイアウトを交互に配置することにはメリットがあります。

SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A 交互パターンのレイアウト図 11-9 交互パターンのレイアウト

この構成では、異なる層に交互の信号パターンが配置されるため、パターン間の水平間隔は個々のパターンの幅の 2 倍または 3 倍未満にできます。グランド信号路の連続性を確保するため、図 11-10 に示すように、すべての信号ビアに隣接するグランド ビアを配置することを推奨します。

注:

ビアを使用すると追加の容量が発生します。たとえば、代表的なビアには、FR4 で ½pF～1pF の容量増加効果があります。

SN65MLVD200A SN65MLVD202A SN65MLVD204A SN65MLVD205A グランド ビアの位置 (側面図)図 11-10 グランド ビアの位置 (側面図)

デバイスのグランド ピンを PCB のグランド プレーンに短く低インピーダンスで接続すると、グランド バウンスが低減されます。グランド プレーンの穴や切り欠きがリターン電流のループ面積を増やすような不連続性を形成する場合、電流のリターン パスに悪影響を及ぼす可能性があります。

EMI の問題を最小限に抑えるため、パターンの下に不連続が生じることを避け (穴、スリットなど)、パターンをできるだけ短くすることを推奨します。機能を混在させるのではなく、類似の機能を同じ領域にすべて配置してボードを適切にゾーニングすることは、感受性の問題を低減するのに役立ちます。