JAJSUH0E January   2008  – April 2024 SN74AUP2G08

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱抵抗特性
    5. 5.5  電気的特性
    6. 5.6  スイッチング特性 - CL = 5pF
    7. 5.7  スイッチング特性 - CL = 10pF
    8. 5.8  スイッチング特性 - CL = 15pF
    9. 5.9  スイッチング特性 - CL = 30pF
    10. 5.10 動作特性
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 19
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS プッシュプル出力
      2. 7.3.2 CMOS シュミット トリガ入力
      3. 7.3.3 部分的パワー ダウン (Ioff)
      4. 7.3.4 標準 CMOS 入力
      5. 7.3.5 クランプ ダイオード構造
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

3 概要

このデュアル 2 入力正論理 AND ゲートは 0.8V～3.6V の VCC 動作用に設計されており、ブール関数 Y = A ● B を正論理で実行します。

このデバイスは、Ioff を使用する部分的パワーダウン アプリケーション用の動作が完全に規定されています。VCC = 0V になると、Ioff 回路で出力をディセーブルすることにより、電源切断時にデバイスに電流が逆流して損傷するのを回避できます。

パッケージ情報
部品番号 パッケージ (1) パッケージ サイズ(2) 本体サイズ (公称)(3)

SN74AUP2G08

 DCU (VSSOP、8) 3.1mm × 2mm 2.3mm × 2mm
DQE (X2SON、8) 1mm × 1.4mm 1mm × 1.4mm
RSE (UQFN、8) 1.5mm × 1.5mm 1.5mm × 1.5mm
YFP (DSBGA、8) 0.76mm × 1.56mm 0.76mm × 1.56mm
YZP (DSBGA、8) 0.89mm × 1.89mm 0.89mm × 1.89mm
(1) 詳細については、セクション 11を参照してください。
(2) パッケージ サイズ (長さ × 幅) は公称値であり、該当する場合はピンも含まれます。
(3) 本体サイズ (長さ×幅) は公称値であり、ピンは含まれません。
SN74AUP2G08 概略論理図 (正論理)概略論理図 (正論理)