JAJSHR7D February   2019  – January 2024 SN74AXC1T45-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 動作特性：TA = 25℃
    7. 5.7 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 負荷回路および電圧波形
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 標準 CMOS 入力
      2. 7.3.2 バランスのとれた高駆動能力の CMOS プッシュプル出力
      3. 7.3.3 部分的パワー ダウン (Ioff)
      4. 7.3.4 VCC 絶縁機能
      5. 7.3.5 過電圧許容入力
      6. 7.3.6 負のクランプ ダイオード
      7. 7.3.7 フル構成可能なデュアル レール設計
      8. 7.3.8 スタティック プルダウン抵抗内蔵の I/O
      9. 7.3.9 高速変換をサポート
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 イネーブル時間
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 割り込み要求アプリケーション
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
        3. 8.2.1.3 アプリケーション曲線
      2. 8.2.2 UART (Universal Asynchronous Receiver-Transmitter) インターフェイス アプリケーション
        1. 8.2.2.1 設計要件
        2. 8.2.2.2 詳細な設計手順
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DCK|6
  • DRY|6
サーマルパッド・メカニカル・データ
発注情報

8.1.1 イネーブル時間

以下の式を使用して、SN74AXC1T45-Q1 のイネーブル時間を計算します。

式 1. tPZH (DIR から A) = tPLZ (DIR から B) + tPLH (B から A)
式 2. tPZL (DIR から A) = tPHZ (DIR から B) + tPHL (B から A)
式 3. tPZH (DIR から B) = tPLZ (DIR から A) + tPLH (A から B)
式 4. tPZL (DIR から B) = tPHZ (DIR から A) + tPHL (A から B)

双方向アプリケーションでは、これらのイネーブル時間によって、出力が想定されるまでに DIR ビットが切り替わる時間からの最大遅延時間が得られます。たとえば、SN74AXC1T45-Q1 が最初に A から B に送信しており、その後に DIR ビットが切り替わる場合、デバイスの B ポートはそれが入力として指定される前にディセーブルにする必要があります。B ポートがディセーブルになると、このポートに印加されていた入力信号は、指定の伝搬遅延を経過した後に対応する A ポートで確認できるようになります。