JAJSTV0 March   2024 SN74LV8T596

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7. 5.7 スイッチング特性
    8. 5.8 ノイズ特性
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 オープン ドレイン CMOS 出力
      2. 7.3.2 既知のパワーアップ状態でのラッチ論理
      3. 7.3.3 LVxT 拡張入力電圧
      4. 7.3.4 クランプ ダイオード構造
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.2 既知のパワーアップ状態でのラッチ論理

このデバイスには、ラッチ論理回路が内蔵されています。ラッチ回路には一般に D タイプ ラッチと D タイプ フリップ フロップが含まれていますが、揮発性メモリとして機能するすべての論理回路が含まれています。標準的な論理デバイスでは、電源を最初に印加した後、各ラッチ回路の出力状態は不明です。ただし、このデバイスには追加されたパワー オン リセット (POR) 回路が搭載されており、デバイスが通常機能を開始する前のパワーアップ時に、すべての内蔵ラッチ回路の状態を設定します。

GUID-20230825-SS0I-TXJ9-JFMD-1RQZR7NVGFHZ-low.svg図 7-2 既知のパワーアップ状態での電源 (VCC) ランプ特性

図 7-2 に、電源電圧の正しいターンオン ランプを示し、「推奨動作条件」と「電気的特性」の表で使用される値を定義しています。

パワーオン ランプを開始する前に、電源が完全にオフになっている必要があります (VCC ≦ VPOR(min))。

電源電圧は、「推奨動作条件」表に記載されている範囲内の速度で上昇する必要があります。

各ラッチ論理回路の出力状態は、デバイスに電力が印加されている間 (VCC ≧ VPOR(max)) のみ安定した状態を維持します。

これらの推奨事項から逸脱すると、デバイスが未知のパワーオン状態になる可能性があります。