JAJSUP9 May   2024 SN74LVC166A

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7.     13
    8. 5.7 スイッチング特性
    9. 5.8 ノイズ特性
    10. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS プッシュプル出力
      2. 7.3.2 ラッチ ロジック
      3. 7.3.3 部分的パワー ダウン (Ioff)
      4. 7.3.4 標準 CMOS 入力
      5. 7.3.5 クランプ ダイオード構造
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PW|16
  • BQB|16
サーマルパッド・メカニカル・データ
発注情報

7.4 デバイスの機能モード

表 7-1 に、SN74LVC166A の機能モードを示します。

表 7-1 動作モード表
入力(1) 機能
SH/LD CLK CLK INH
L X X パラレル ロード (2)
H H X 変更なし
H X H 変更なし
H L ↑ シフト (3)
H ↑ L シフト (3)
(1) H = High 電圧レベル、L = Low 電圧レベル、X = ドント ケア、↑ = Low から High への遷移
(2) パラレル ロード：入力 A～H の値は、クロックと同期して各内部レジスタに読み込まれます。
(3) シフト：各内部レジスタの内容は、クロックと同期してシリアル出力 QH にシフトされます。SER のデータは最初のレジスタにシフトされます。
表 7-2 出力機能表
内部レジスタ (1)(2) 出力(3)
A — G H Q
X L L
X H H
(1) 内部レジスタとは、デバイス内部のシフト レジスタを指します。これらの値は、パラレルまたはシリアル入力からデータを読み込むことで設定されます。
(2) H = High 電圧レベル、L = Low 電圧レベル、X = ドントケア
(3) H = High に駆動、L = Low に駆動