JAJSUP9 May   2024 SN74LVC166A

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 概要
  5. ピン構成および機能
  6. 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7.     13
    8. 5.7 スイッチング特性
    9. 5.8 ノイズ特性
    10. 5.9 代表的特性
  7. パラメータ測定情報
  8. 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS プッシュプル出力
      2. 7.3.2 ラッチ ロジック
      3. 7.3.3 部分的パワー ダウン (Ioff)
      4. 7.3.4 標準 CMOS 入力
      5. 7.3.5 クランプ ダイオード構造
    4. 7.4 デバイスの機能モード
  9. アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ(パッケージ|ピン)
  • PW|16
  • BQB|16
サーマルパッド・メカニカル・データ
発注情報

概要

SN74LVC166A は非同期クリア (CLR) 付きパラレル ロード 8 ビット シフト レジスタです。このパラレル入力またはシリアル入力 / シリアル出力のシフト レジスタはゲート付きクロック (CLK、CLK INH) 入力とオーバーライディング クリア (CLR) 入力を備えています。パラレル入力またはシリアル入力モードは、モード選択 (SH/LD) 入力で設定します。SH/LD を High にすると、シリアル (SER) データ入力が有効化され、各クロック (CLK) パルスで対してシリアル シフトするように 8 つのフリップ フロップが結合されます。Low にすると、パラレル (A~H) データ入力が有効化され、次のクロック パルスで同期ロードが行われます。

パラレル ロード中、シリアル データ フローは禁止されます。クロッキングは CLK または CLK INH の立ち上がりエッジで行われるため、1 つの入力をクロック イネーブルまたはクロック禁止機能として使うことができます。CLK と CLK INH のどちらかを High に保持すると、クロッキングが禁止され、どちらかを Low に保持すると、他方のクロック入力が有効化されます。CLK が High のときに、CLK INH を High レベルに変更する必要があります。

CLR は、CLK を含むその他のすべての入力に優先し、すべてのフリップ フロップをゼロにリセットします。