JAJSUP9 May   2024 SN74LVC166A

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7.     13
    8. 5.7 スイッチング特性
    9. 5.8 ノイズ特性
    10. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS プッシュプル出力
      2. 7.3.2 ラッチ ロジック
      3. 7.3.3 部分的パワー ダウン (Ioff)
      4. 7.3.4 標準 CMOS 入力
      5. 7.3.5 クランプ ダイオード構造
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • PW|16
  • BQB|16
サーマルパッド・メカニカル・データ
発注情報

5.6 タイミング特性

自由空気での推奨動作温度範囲内 (特に記述のない限り)
パラメータ 説明 条件 VCC -40℃～125℃ 単位
最小値 最大値
Fclock クロック周波数 1.2 V ± 0.1 V 59 MHz
1.5 V ± 0.15 V 64 MHz
1.8 V ± 0.15 V 64 MHz
2.5 V ± 0.2 V 100 MHz
3.3 V ± 0.3 V 104 MHz
tW パルス幅 CLR が Low 1.2 V ± 0.1 V 6.9 ns
tW パルス幅 SH/LD Low 1.2 V ± 0.1 V 6.9 ns
tW パルス幅 CLK 1.2 V ± 0.1 V 7 ns
tSU セットアップ時間 CLK↑ の前の SH/LD が High 1.2 V ± 0.1 V 16.5 ns
tSU セットアップ時間 CLK↑ の前の SER 1.2 V ± 0.1 V 10.1 ns
tSU セットアップ時間 CLK↑ の前の CLK INH 1.2 V ± 0.1 V 1 ns
tSU セットアップ時間 CLK↑ の前のデータ 1.2 V ± 0.1 V 10 ns
tSU セットアップ時間 CLK↑ の前の CLR 非アクティブ 1.2 V ± 0.1 V 10.1 ns
tH ホールド時間 CLK↑ より後の SER データ 1.2 V ± 0.1 V 0.4 ns
tH ホールド時間 SH/LD↓ の後のパラレル データ 1.2 V ± 0.1 V 1.8 ns
tH ホールド時間 CLK↑ の後の SH/LD High 1.2 V ± 0.1 V 0 ns
tH ホールド時間 CLK↑ の後の CLK INH High 1.2 V ± 0.1 V 0.4 ns
tH ホールド時間 CLK↑後のデータ 1.2 V ± 0.1 V 1 ns
tW パルス幅 CLR が Low 1.5 V ± 0.15 V 6.9 ns
tW パルス幅 SH/LD Low 1.5 V ± 0.15 V 6.9 ns
tW パルス幅 CLK 1.5 V ± 0.15 V 7 ns
tSU セットアップ時間 CLK↑ の前の SH/LD が High 1.5 V ± 0.15 V 10 ns
tSU セットアップ時間 CLK↑ の前の SER 1.5 V ± 0.15 V 10.1 ns
tSU セットアップ時間 CLK↑ の前の CLK INH 1.5 V ± 0.15 V 1 ns
tSU セットアップ時間 CLK↑ の前のデータ 1.5 V ± 0.15 V 10 ns
tSU セットアップ時間 CLK↑ の前の CLR 非アクティブ 1.5 V ± 0.15 V 10.1 ns
tH ホールド時間 CLK↑ より後の SER データ 1.5 V ± 0.15 V 1.2 ns
tH ホールド時間 SH/LD↓ の後のパラレル データ 1.5 V ± 0.15 V 1.9 ns
tH ホールド時間 CLK↑ の後の SH/LD High 1.5 V ± 0.15 V 1 ns
tH ホールド時間 CLK↑ の後の CLK INH High 1.5 V ± 0.15 V 0.6 ns
tH ホールド時間 CLK↑後のデータ 1.5 V ± 0.15 V 1.8 ns
tW パルス幅 CLR が Low 1.8 V ± 0.15 V 6.9 ns
tW パルス幅 SH/LD Low 1.8 V ± 0.15 V 6.9 ns
tW パルス幅 CLK 1.8 V ± 0.15 V 7 ns
tSU セットアップ時間 CLK↑ の前の SH/LD が High 1.8 V ± 0.15 V 8 ns
tSU セットアップ時間 CLK↑ の前の SER 1.8 V ± 0.15 V 10.1 ns
tSU セットアップ時間 CLK↑ の前の CLK INH 1.8 V ± 0.15 V 1 ns
tSU セットアップ時間 CLK↑ の前のデータ 1.8 V ± 0.15 V 8 ns
tSU セットアップ時間 CLK↑ の前の CLR 非アクティブ 1.8 V ± 0.15 V 10.1 ns
tH ホールド時間 CLK↑ より後の SER データ 1.8 V ± 0.15 V 0.2 ns
tH ホールド時間 SH/LD↓ の後のパラレル データ 1.8 V ± 0.15 V 0.8 ns
tH ホールド時間 CLK↑ の後の SH/LD High 1.8 V ± 0.15 V 0 ns
tH ホールド時間 CLK↑ の後の CLK INH High 1.8 V ± 0.15 V 0.3 ns
tH ホールド時間 CLK↑後のデータ 1.8 V ± 0.15 V 1 ns
tW パルス幅 CLR が Low 2.5 V ± 0.2 V 5.4 ns
tW パルス幅 SH/LD Low 2.5 V ± 0.2 V 5.4 ns
tW パルス幅 CLK 2.5 V ± 0.2 V 4.5 ns
tSU セットアップ時間 CLK↑ の前の SH/LD が High 2.5 V ± 0.2 V 4.5 ns
tSU セットアップ時間 CLK↑ の前の SER 2.5 V ± 0.2 V 5.9 ns
tSU セットアップ時間 CLK↑ の前の CLK INH 2.5 V ± 0.2 V 1 ns
tSU セットアップ時間 CLK↑ の前のデータ 2.5 V ± 0.2 V 4.5 ns
tSU セットアップ時間 CLK↑ の前の CLR 非アクティブ 2.5 V ± 0.2 V 5.9 ns
tH ホールド時間 CLK↑ より後の SER データ 2.5 V ± 0.2 V 0.5 ns
tH ホールド時間 SH/LD↓ の後のパラレル データ 2.5 V ± 0.2 V 0 ns
tH ホールド時間 CLK↑ の後の SH/LD High 2.5 V ± 0.2 V 0.1 ns
tH ホールド時間 CLK↑ の後の CLK INH High 2.5 V ± 0.2 V 0.3 ns
tH ホールド時間 CLK↑後のデータ 2.5 V ± 0.2 V 1.5 ns
tW パルス幅 CLR が Low 3.3 V ± 0.3 V 4.3 ns
tW パルス幅 SH/LD Low 3.3 V ± 0.3 V 4.3 ns
tW パルス幅 CLK 3.3 V ± 0.3 V 4.3 ns
tSU セットアップ時間 CLK↑ の前の SH/LD が High 3.3 V ± 0.3 V 3.5 ns
tSU セットアップ時間 CLK↑ の前の SER 3.3 V ± 0.3 V 4 ns
tSU セットアップ時間 CLK↑ の前の CLK INH 3.3 V ± 0.3 V 1 ns
tSU セットアップ時間 CLK↑ の前のデータ 3.3 V ± 0.3 V 2.9 ns
tSU セットアップ時間 CLK↑ の前の CLR 非アクティブ 3.3 V ± 0.3 V 4 ns
tH ホールド時間 CLK↑ より後の SER データ 3.3 V ± 0.3 V 0.5 ns
tH ホールド時間 SH/LD↓ の後のパラレル データ 3.3 V ± 0.3 V 0 ns
tH ホールド時間 CLK↑ の後の SH/LD High 3.3 V ± 0.3 V 0.2 ns
tH ホールド時間 CLK↑ の後の CLK INH High 3.3 V ± 0.3 V 0.5 ns
tH ホールド時間 CLK↑後のデータ 3.3 V ± 0.3 V 1.5 ns