JAJSVG1A August   2024  – August 2025 TAS2120

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 デバイスの機能モード
      1. 6.3.1 動作モード
        1. 6.3.1.1 ハードウェア シャットダウン
        2. 6.3.1.2 ハードウェア構成モード
        3. 6.3.1.3 ソフトウェア電力モード制御とソフトウェア リセット
        4. 6.3.1.4 効率および省電力モード
          1. 6.3.1.4.1 ノイズ ゲート
          2. 6.3.1.4.2 音楽用効率モード
          3. 6.3.1.4.3 VDD Y ブリッジ
          4. 6.3.1.4.4 Class-H 昇圧
        5. 6.3.1.5 2S バッテリ モード
        6. 6.3.1.6 外部 PVDD モード
      2. 6.3.2 フォルトとステータス
        1. 6.3.2.1 割り込み生成およびクリア
    4. 6.4 機能説明
      1. 6.4.1  PurePath™ Console 3 ソフトウェア
      2. 6.4.2  再生信号パス
        1. 6.4.2.1 デジタル ボリューム制御およびアンプ出力レベル
        2. 6.4.2.2 ハイパス フィルタ
        3. 6.4.2.3 Class-D アンプ
        4. 6.4.2.4 ブラウンアウト防止機能付き電源トラッキング リミッタ
          1. 6.4.2.4.1 電圧リミッタおよびクリッピング保護
        5. 6.4.2.5 トーン ジェネレータ
      3. 6.4.3  デジタル オーディオ シリアル インターフェイス
        1. 6.4.3.1 デジタル ループバック
      4. 6.4.4  内部昇圧
      5. 6.4.5  昇圧共有
      6. 6.4.6  外部 Class-H 昇圧コントローラ
      7. 6.4.7  電源電圧モニタ
      8. 6.4.8  過熱保護
      9. 6.4.9  クロックおよび PLL
        1. 6.4.9.1 自動クロックに基づくウェークアップおよびクロック エラー
      10. 6.4.10 デジタル IO ピン
    5. 6.5 プログラミング
      1. 6.5.1 I2C 制御インターフェイス
      2. 6.5.2 I2C アドレスの選択
      3. 6.5.3 一般的な I2C の動作
      4. 6.5.4 I2C のシングル バイトおよびマルチ バイト転送
      5. 6.5.5 I2C のシングル バイト書き込み
      6. 6.5.6 I2C のマルチ バイト書き込み
      7. 6.5.7 I2C のシングル バイト読み出し
      8. 6.5.8 I2C のマルチ バイト読み出し
  8. 7 レジスタ マップ
    1. 7.1  ページ 0 レジスタ
    2. 7.2  PAGE 1 レジスタ
    3. 7.3  PAGE 2 レジスタ
    4. 7.4  PAGE 3 レジスタ
    5. 7.5  PAGE 4 レジスタ
    6. 7.6  PAGE 5 レジスタ
    7. 7.7  PAGE 6 レジスタ
    8. 7.8  PAGE 7 レジスタ
    9. 7.9  PAGE 8 レジスタ
    10. 7.10 BOOK100 PAGE9 レジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 モノラル / ステレオの構成
        2. 8.2.2.2 昇圧コンバータ パッシブ デバイス
        3. 8.2.2.3 EMI パッシブ デバイス
        4. 8.2.2.4 その他のパッシブ デバイス
      3. 8.2.3 アプリケーション特性の波形
    3. 8.3 推奨事項および禁止事項
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.4.9 クロックおよび PLL

TDM/I2S モードでは、デバイスは SBCLK で動作します。以下の 表 6-41 には、各サンプルレートおよび SBCLK と FSYNC の比に対する有効な SBCLK 周波数が示されています。44.1kHz ベースのクロッキングの場合でも、48ksps と 44.1ksps 間の対応する比率変更を適用することで、同じ表を使用できます。

192kHz のサンプリング レートはサポートされていますが、データは内部的に 96kHz にダウンサンプリングされます。したがって、エイリアシングを防ぐために 40kHz を超える音声信号を入力しないようにします。さらに、BOP やリミッターなどのすべての処理ブロックも影響を受け、192kHz のオーディオを受け取る際に 96kHz のサンプリング レートを使用する必要があります。

サンプル レートが SAMPLE_RATE_CFG ビット経由で適切に設定されている場合、SBCLK と FSYNC の比率が有効である限り、追加の設定は不要です。デバイスは、入力された PCM FSYNC および BCLK の周波数を自動的に検出し、オーディオ信号の再生用に自動設定します。検出されたクロック レートは、読み出し専用レジスタ FS_RATIO_DETECTED および FS_RATE_DETECTED を使用して読み出すことができます。デバイスは不適切な SBCLK 周波数や SBCLK 対 FSYNC 比を検出し、ボリュームは再生パスを低下させて、可聴アーティファクトを最小限に抑えます。

表 6-41 サポートされる SBCLK 周波数 (MHz) (48kHz ベースのサンプル レート)
サンプル レート (kHz) SBCLK 対 FSYNC 比
16 24 32 48 64 96 128 192 256 384 512 125 250 500
16kHz 該当なし 0.384 0.512 0.768 1.024 1.536 2.048 3.072 4.096 6.144 8.192 2 4 8
24kHz 0.384 0.576 0.768 1.152 1.536 2.304 3.072 4.608 6.144 9.216 12.288 3 6 12
32kHz 0.512 0.768 1.024 1.536 2.048 3.072 4.096 6.144 8.192 12.288 16.384 4 8 16
48kHz 0.768 1.152 1.536 2.304 3.072 4.608 6.144 9.216 12.288 18.432 24.576 6 12 24
96kHz 1.536 2.304 3.072 4.608 6.144 9.216 12.288 18.432 24.576 該当なし 該当なし 12 24 該当なし
192kHz 3.027 4.608 6.144 9.216 12.288 18.432 24.576 該当なし 該当なし 該当なし 該当なし 24 該当なし 該当なし