JAJSVG1A August 2024 – August 2025 TAS2120
PRODUCTION DATA
このデバイスは柔軟なオーディオ シリアル インターフェース (ASI) ポートを提供します。このポートは、ステレオ I2S、左揃え、TDM などさまざまなフォーマットに対応するように構成できます。モノラル オーディオ再生は、SDIN ピンから行うことが可能です。SDOUT ピンは、、PVDD 電圧、VBAT 電圧、ダイ温度、ステータス、およびエコー リファレンス用のオーディオを含むサンプル ストリームを送信するために使用されます。
TDM シリアル オーディオ ポートは、44.1/48kHz では最大 16 個の 32 ビット タイム スロット、88.2/96kHz では 8 個の 32 ビット タイム スロット、176.4/192kHz では 4 個の 32 ビット タイム スロットをサポートします。デバイスは、幅 32 ビットのタイム スロットを 2 個、または幅 16、24、32 ビットのタイム スロットを 4 個または 8 個サポートします。デバイスはタイム スロット数を自動検出できるため、プログラムする必要はありません。TDM バス上で検出された PCM データのサンプリング レートおよび SBCLK と FSYNC の比率は、それぞれ読み取り専用レジスタ ビット FS_RATE_DETECTED[2:0] および FS_RATIO_DETECTED[3:0] に報告されます。
| FS_RATE_DETECTED[2:0] (読み出し専用) |
設定 |
|---|---|
| 000 | 予約済み |
| 001 | 14.7kHz/16kHz |
| 010 | 22.05kHz/24kHz |
| 011 | 29.4kHz/32kHz |
| 100 (デフォルト) |
44.1kHz/48kHz |
| 101 | 88.2kHz/96kHz |
| 110 | 176.4kHz/192kHz |
| 111 | エラー状態 |
RX_SLEN[1:0] レジスタ ビットは、RX タイム スロットの長さを 16、24、32 (デフォルト) ビットに設定します。タイム スロット内のオーディオ サンプルのワード長は、RX_WLEN[1:0] レジスタ ビットで設定します。デフォルトでは、RX ポートはタイム スロット内のオーディオ サンプルを左揃えにしますが、RX_JUSTIFY レジスタ ビットで右揃えに変更することも可能です。このデバイスは、モノラルとステレオのダウンミックス再生 ([L+R]/2) に対応しています。デフォルトでは、デバイスは I2C ベース アドレスのオフセット (AD1 ピンと AD2 ピンで設定) と同じタイム スロットからモノラル再生を行います。RX_SCFG[1:0] レジスタ ビットを使用すると、RX_SLOT_R[3:0] レジスタ ビットと RX_SLOT_L[3:0] レジスタ ビットの設定により、再生ソースを左側のタイム スロット、右側のタイム スロット、またはステレオ ダウンミックスにオーバーライドすることができます。
タイム スロットがフレーム境界を超えたときに部分的に受信するか、すべて受信するかのいずれかを選択した場合、レシーバはデジタル的にミュートされたサンプルと同等のヌル サンプルを返します。
TDM ポートは、SDOUT ピンを通じて複数のサンプル ストリームを送信することができ、これには 割り込みおよびステータス、PVDD 電圧、VBAT 電圧、ダイ温度が含まれます。
SBCLK の立ち上がりエッジか立ち下がりエッジのいずれかを使用して、SDOUT ピンでデータを送信することができます。この機能は、TX_EDGE レジスタ ビットをセットして構成できます。TX_OFFSET[2:0] レジスタ ビットは、フレーム開始時からタイム スロット 0 の開始時までの SBCLK のサイクル数を定義します。この値は、左揃えフォーマットの場合は 0、I2S フォーマットの場合は 1 にプログラムされます。TDM TX は、TX_FILL レジスタ ビットの設定に応じて、ロジック 0 かハイ インピーダンスのいずれかを送信できます。オプションのバス キーパーは、すべてのデバイスがハイ インピーダンスで駆動している場合、SDOUT ピンの状態を弱く保持します。SDOUT で必要なバス キーパーは 1 つだけのため、この機能は TX_KEEPEN レジスタ ビットでディセーブルにできます。バス キーパーは、TX_KEEPLN レジスタ ビットを使用して、1LSB のみバスを保持するか、常時 (永続的に) バスを保持するかを構成できます。さらに、TX_KEEPCY レジスタ ビットを使用して、キーパーの LSB を 1 フル サイクルの間駆動するか、ハーフ サイクルだけ駆動するかも設定できます。
このデバイスは、入力電源電圧の監視および TDM 送信にも対応しています。PVDD スロットの有効化および長さの設定には、PVDD_SLOT[5:0]、PVDD_TX、および PVDD_SLEN のレジスタ ビットを使用できます。同様に、VBAT スロットの有効化および長さの設定には、VBAT_SLOT[5:0]、VBAT_TX、および VBAT_SLEN のレジスタ ビットを使用できます。ダイ温度は、同じ方法でデバイスから送信することもできます。ダイ温度のイネーブルとスロット設定は、TEMP_TX および TEMP_SLOT[5:0] レジスタビットを使用して行います。
スロットのステータス情報は STATUS_SLOT[5:0] レジスタ ビットで確認できます。STATUS_TX レジスタ ビットを High にセットすると、ステータス送信はイネーブルになります。タイム スロットがフレーム境界を超えて送信されるように選択した場合、トランスミッタはフレーム境界で送信を切り捨てます。
| ステータス スロット ビットの場所 | ステータス信号 |
|---|---|
| ビット 0 | PVDD UVLO ステータス ビット |
| ビット 1 | 過電流保護ステータス ビット |
| ビット 2 | 過熱保護ステータス ビット |
| ビット 3 | 電圧保護のアクティブ ステータス ビット |
| ビット 4 | リミッタのアクティブ ステータス ビット |
| ビット 5 | ノイズ ゲート モード ステータス ビット |
| ビット 6 | Y ブリッジ ステータス ビット。1 = PVDD スイッチング、0 = VDD スイッチング |
| ビット 7 | デバイス アクティブ ステータス ビット |