JAJSVG1A August   2024  – August 2025 TAS2120

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 説明
  5. ピン構成および機能
  6. 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 デバイスの機能モード
      1. 6.3.1 動作モード
        1. 6.3.1.1 ハードウェア シャットダウン
        2. 6.3.1.2 ハードウェア構成モード
        3. 6.3.1.3 ソフトウェア電力モード制御とソフトウェア リセット
        4. 6.3.1.4 効率および省電力モード
          1. 6.3.1.4.1 ノイズ ゲート
          2. 6.3.1.4.2 音楽用効率モード
          3. 6.3.1.4.3 VDD Y ブリッジ
          4. 6.3.1.4.4 Class-H 昇圧
        5. 6.3.1.5 2S バッテリ モード
        6. 6.3.1.6 外部 PVDD モード
      2. 6.3.2 フォルトとステータス
        1. 6.3.2.1 割り込み生成およびクリア
    4. 6.4 機能説明
      1. 6.4.1  PurePath™ Console 3 ソフトウェア
      2. 6.4.2  再生信号パス
        1. 6.4.2.1 デジタル ボリューム制御およびアンプ出力レベル
        2. 6.4.2.2 ハイパス フィルタ
        3. 6.4.2.3 Class-D アンプ
        4. 6.4.2.4 ブラウンアウト防止機能付き電源トラッキング リミッタ
          1. 6.4.2.4.1 電圧リミッタおよびクリッピング保護
        5. 6.4.2.5 トーン ジェネレータ
      3. 6.4.3  デジタル オーディオ シリアル インターフェイス
        1. 6.4.3.1 デジタル ループバック
      4. 6.4.4  内部昇圧
      5. 6.4.5  昇圧共有
      6. 6.4.6  外部 Class-H 昇圧コントローラ
      7. 6.4.7  電源電圧モニタ
      8. 6.4.8  過熱保護
      9. 6.4.9  クロックおよび PLL
        1. 6.4.9.1 自動クロックに基づくウェークアップおよびクロック エラー
      10. 6.4.10 デジタル IO ピン
    5. 6.5 プログラミング
      1. 6.5.1 I2C 制御インターフェイス
      2. 6.5.2 I2C アドレスの選択
      3. 6.5.3 一般的な I2C の動作
      4. 6.5.4 I2C のシングル バイトおよびマルチ バイト転送
      5. 6.5.5 I2C のシングル バイト書き込み
      6. 6.5.6 I2C のマルチ バイト書き込み
      7. 6.5.7 I2C のシングル バイト読み出し
      8. 6.5.8 I2C のマルチ バイト読み出し
  8. レジスタ マップ
    1. 7.1  ページ 0 レジスタ
    2. 7.2  PAGE 1 レジスタ
    3. 7.3  PAGE 2 レジスタ
    4. 7.4  PAGE 3 レジスタ
    5. 7.5  PAGE 4 レジスタ
    6. 7.6  PAGE 5 レジスタ
    7. 7.7  PAGE 6 レジスタ
    8. 7.8  PAGE 7 レジスタ
    9. 7.9  PAGE 8 レジスタ
    10. 7.10 BOOK100 PAGE9 レジスタ
  9. アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 モノラル / ステレオの構成
        2. 8.2.2.2 昇圧コンバータ パッシブ デバイス
        3. 8.2.2.3 EMI パッシブ デバイス
        4. 8.2.2.4 その他のパッシブ デバイス
      3. 8.2.3 アプリケーション特性の波形
    3. 8.3 推奨事項および禁止事項
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ(パッケージ|ピン)
サーマルパッド・メカニカル・データ
発注情報

デジタル オーディオ シリアル インターフェイス

このデバイスは柔軟なオーディオ シリアル インターフェース (ASI) ポートを提供します。このポートは、ステレオ I2S、左揃え、TDM などさまざまなフォーマットに対応するように構成できます。モノラル オーディオ再生は、SDIN ピンから行うことが可能です。SDOUT ピンは、、PVDD 電圧、VBAT 電圧、ダイ温度、ステータス、およびエコー リファレンス用のオーディオを含むサンプル ストリームを送信するために使用されます。

TDM シリアル オーディオ ポートは、44.1/48kHz では最大 16 個の 32 ビット タイム スロット、88.2/96kHz では 8 個の 32 ビット タイム スロット、176.4/192kHz では 4 個の 32 ビット タイム スロットをサポートします。デバイスは、幅 32 ビットのタイム スロットを 2 個、または幅 16、24、32 ビットのタイム スロットを 4 個または 8 個サポートします。デバイスはタイム スロット数を自動検出できるため、プログラムする必要はありません。TDM バス上で検出された PCM データのサンプリング レートおよび SBCLK と FSYNC の比率は、それぞれ読み取り専用レジスタ ビット FS_RATE_DETECTED[2:0] および FS_RATIO_DETECTED[3:0] に報告されます。

表 6-29 PCM データ サンプル レートが検出されました
FS_RATE_DETECTED[2:0]

(読み出し専用)

設定
000 予約済み
001 14.7kHz/16kHz
010 22.05kHz/24kHz
011 29.4kHz/32kHz
100 (デフォルト)

44.1kHz/48kHz

101 88.2kHz/96kHz
110 176.4kHz/192kHz
111 エラー状態
フレームは FSYNC が High から Low、または Low から High へのいずれかの遷移で開始します (FRAME_START レジスタ ビットで設定)。FSYNC および SDIN は、SBCLK の立ち上がりエッジか立ち下がりエッジのいずれかを使用してサンプリングされます (RX_EDGE レジスタ ビットで設定)。RX_OFFSET[4:0] レジスタ ビットでは、FSYNC の遷移からタイム スロット 0 の開始までの SBCLK のサイクル数を定義します。この値は通常、左揃えフォーマットの場合は 0、I2S フォーマットの場合は 1 に設定されます。

RX_SLEN[1:0] レジスタ ビットは、RX タイム スロットの長さを 16、24、32 (デフォルト) ビットに設定します。タイム スロット内のオーディオ サンプルのワード長は、RX_WLEN[1:0] レジスタ ビットで設定します。デフォルトでは、RX ポートはタイム スロット内のオーディオ サンプルを左揃えにしますが、RX_JUSTIFY レジスタ ビットで右揃えに変更することも可能です。このデバイスは、モノラルとステレオのダウンミックス再生 ([L+R]/2) に対応しています。デフォルトでは、デバイスは I2C ベース アドレスのオフセット (AD1 ピンと AD2 ピンで設定) と同じタイム スロットからモノラル再生を行います。RX_SCFG[1:0] レジスタ ビットを使用すると、RX_SLOT_R[3:0] レジスタ ビットと RX_SLOT_L[3:0] レジスタ ビットの設定により、再生ソースを左側のタイム スロット、右側のタイム スロット、またはステレオ ダウンミックスにオーバーライドすることができます。

タイム スロットがフレーム境界を超えたときに部分的に受信するか、すべて受信するかのいずれかを選択した場合、レシーバはデジタル的にミュートされたサンプルと同等のヌル サンプルを返します。

TDM ポートは、SDOUT ピンを通じて複数のサンプル ストリームを送信することができ、これには 割り込みおよびステータス、PVDD 電圧、VBAT 電圧、ダイ温度が含まれます。

SBCLK の立ち上がりエッジか立ち下がりエッジのいずれかを使用して、SDOUT ピンでデータを送信することができます。この機能は、TX_EDGE レジスタ ビットをセットして構成できます。TX_OFFSET[2:0] レジスタ ビットは、フレーム開始時からタイム スロット 0 の開始時までの SBCLK のサイクル数を定義します。この値は、左揃えフォーマットの場合は 0、I2S フォーマットの場合は 1 にプログラムされます。TDM TX は、TX_FILL レジスタ ビットの設定に応じて、ロジック 0 かハイ インピーダンスのいずれかを送信できます。オプションのバス キーパーは、すべてのデバイスがハイ インピーダンスで駆動している場合、SDOUT ピンの状態を弱く保持します。SDOUT で必要なバス キーパーは 1 つだけのため、この機能は TX_KEEPEN レジスタ ビットでディセーブルにできます。バス キーパーは、TX_KEEPLN レジスタ ビットを使用して、1LSB のみバスを保持するか、常時 (永続的に) バスを保持するかを構成できます。さらに、TX_KEEPCY レジスタ ビットを使用して、キーパーの LSB を 1 フル サイクルの間駆動するか、ハーフ サイクルだけ駆動するかも設定できます。

このデバイスは、入力電源電圧の監視および TDM 送信にも対応しています。PVDD スロットの有効化および長さの設定には、PVDD_SLOT[5:0]PVDD_TX、および PVDD_SLEN のレジスタ ビットを使用できます。同様に、VBAT スロットの有効化および長さの設定には、VBAT_SLOT[5:0]VBAT_TX、および VBAT_SLEN のレジスタ ビットを使用できます。ダイ温度は、同じ方法でデバイスから送信することもできます。ダイ温度のイネーブルとスロット設定は、TEMP_TX および TEMP_SLOT[5:0] レジスタビットを使用して行います。

スロットのステータス情報は STATUS_SLOT[5:0] レジスタ ビットで確認できます。STATUS_TX レジスタ ビットを High にセットすると、ステータス送信はイネーブルになります。タイム スロットがフレーム境界を超えて送信されるように選択した場合、トランスミッタはフレーム境界で送信を切り捨てます。

表 6-30 送信されるステータス ビット
ステータス スロット ビットの場所 ステータス信号
ビット 0 PVDD UVLO ステータス ビット
ビット 1 過電流保護ステータス ビット
ビット 2 過熱保護ステータス ビット
ビット 3 電圧保護のアクティブ ステータス ビット
ビット 4 リミッタのアクティブ ステータス ビット
ビット 5 ノイズ ゲート モード ステータス ビット
ビット 6 Y ブリッジ ステータス ビット。1 = PVDD スイッチング、0 = VDD スイッチング
ビット 7 デバイス アクティブ ステータス ビット