JAJSRD1B
August 2014 – February 2024
THS4541
PRODUCTION DATA
1
1
特長
2
アプリケーション
3
概要
4
デバイス比較表
5
ピン構成および機能
6
仕様
6.1
絶対最大定格
6.2
ESD 定格
6.3
推奨動作条件
6.4
熱に関する情報
6.5
電気的特性:(Vs+) – Vs– = 5V
6.6
電気的特性:(Vs+) – Vs– = 3 V
6.7
代表的特性 (5V 単一電源)
6.8
代表的特性:3V 単一電源
6.9
代表的特性:電源電圧範囲:3V~5V
7
パラメータ測定情報
7.1
特性評価回路の例
7.2
周波数応答の形状係数
7.3
I/O ヘッドルームに関する検討事項
7.4
出力 DC 誤差およびドリフトの計算値と、抵抗の不均衡の影響
7.5
ノイズ解析
7.6
高調波歪みに影響を与える要因
7.7
容量性負荷の駆動
7.8
熱解析
8
詳細説明
8.1
概要
8.1.1
用語とアプリケーションの前提条件
8.2
機能ブロック図
8.3
機能説明
8.3.1
差動 I/O
8.3.2
パワーダウン制御ピン (PD)
8.3.2.1
電源シャットダウン動作時の特長
8.3.3
入力オーバードライブ動作
8.4
デバイスの機能モード
8.4.1
シングルエンド ソースから差動出力への動作
8.4.1.1
シングルエンド入力から差動出力への変換における AC 結合信号パスの検討事項
8.4.1.2
シングルエンドから差動への変換における DC 結合入力信号パスの検討事項
8.4.1.3
FDA のシングルエンドから差動構成への変換を行うための抵抗設計式
8.4.1.4
シングルエンドから差動 FDA 構成における入力インピーダンス
8.4.2
差動入力から差動出力への動作
8.4.2.1
AC 結合された差動入力から差動出力への設計の問題
8.4.2.2
DC 結合された差動入力から差動出力への設計の問題
9
アプリケーションと実装
9.1
アプリケーション情報
9.2
代表的なアプリケーション
9.2.1
Designing Attenuators
9.2.1.1
設計要件
9.2.1.2
詳細な設計手順
9.2.1.3
アプリケーション曲線
9.2.2
高性能 ADC とのインターフェイス
9.2.2.1
設計要件
9.2.2.2
詳細な設計手順
9.2.2.3
アプリケーション曲線
9.3
電源に関する推奨事項
9.4
レイアウト
9.4.1
レイアウトのガイドライン
9.4.2
レイアウト例
10
デバイスおよびドキュメントのサポート
10.1
デバイスのサポート
10.1.1
開発サポート
10.1.1.1
TINA シミュレーション・モデルの機能
10.2
ドキュメントのサポート
10.2.1
関連資料
10.3
ドキュメントの更新通知を受け取る方法
10.4
サポート・リソース
10.5
商標
10.6
静電気放電に関する注意事項
10.7
用語集
11
改訂履歴
12
メカニカル、パッケージ、および注文情報
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
RUN|10
MPQF225C
RGT|16
MPQF119H
サーマルパッド・メカニカル・データ
RUN|10
QFND329A
RGT|16
QFND005T
発注情報
jajsrd1b_oa
jajsrd1b_pm
9.2.2
高性能 ADC とのインターフェイス
図 9-4
DC 結合、バイポーラ入力ゲイン 2V/V シングルエンドから差動への ADC とのインターフェイス