JAJSP66A september   2022  – may 2023 TMP1827

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 概要 (続き)
  7. 6 デバイスの比較
  8. 7 ピン構成および機能
  9. 8 仕様
    1. 8.1  絶対最大定格
    2. 8.2  ESD 定格
    3. 8.3  推奨動作条件
    4. 8.4  熱に関する情報
    5. 8.5  電気的特性
    6. 8.6  1 線式インターフェイスのタイミング
    7. 8.7  セキュリティ・エンジンの特性
    8. 8.8  EEPROM の特性
    9. 8.9  タイミング図
    10. 8.10 代表的特性
  10. 9 詳細説明
    1. 9.1 概要
    2. 9.2 機能ブロック図
    3. 9.3 機能説明
      1. 9.3.1  電源投入
      2. 9.3.2  電力モードの切り換え
      3. 9.3.3  バス・プルアップ抵抗
      4. 9.3.4  温度結果
      5. 9.3.5  温度オフセット
      6. 9.3.6  温度アラート
      7. 9.3.7  標準デバイス・アドレス
        1. 9.3.7.1 固有の 64 ビット・デバイス・アドレスと ID
      8. 9.3.8  フレキシブル・デバイス・アドレス
        1. 9.3.8.1 不揮発性のショート・アドレス
        2. 9.3.8.2 IO ハードウェア・アドレス
        3. 9.3.8.3 抵抗アドレス
        4. 9.3.8.4 IO アドレスと抵抗アドレスの結合
      9. 9.3.9  CRC 生成
      10. 9.3.10 機能レジスタ・マップ
      11. 9.3.11 ユーザー・メモリ・マップ
      12. 9.3.12 SHA-256-HMAC 認証ブロック
      13. 9.3.13 ビット通信
        1. 9.3.13.1 ホスト書き込み、デバイス読み取り
        2. 9.3.13.2 ホスト読み取り、デバイス書き込み
      14. 9.3.14 バス速度
      15. 9.3.15 NIST トレース可能性
    4. 9.4 デバイスの機能モード
      1. 9.4.1 変換モード
        1. 9.4.1.1 基本ワンショット変換モード
        2. 9.4.1.2 自動変換モード
        3. 9.4.1.3 スタック変換モード
        4. 9.4.1.4 連続変換モード
      2. 9.4.2 アラート機能
        1. 9.4.2.1 アラート・モード
        2. 9.4.2.2 コンパレータ・モード
      3. 9.4.3 1 線式インターフェイス通信
        1. 9.4.3.1 バス・リセット・フェーズ
        2. 9.4.3.2 アドレス・フェーズ
          1. 9.4.3.2.1 READADDR (33h)
          2. 9.4.3.2.2 MATCHADDR (55h)
          3. 9.4.3.2.3 SEARCHADDR (F0h)
          4. 9.4.3.2.4 ALERTSEARCH (ECh)
          5. 9.4.3.2.5 SKIPADDR (CCh)
          6. 9.4.3.2.6 OVD SKIPADDR (3Ch)
          7. 9.4.3.2.7 OVD MATCHADDR (69h)
          8. 9.4.3.2.8 FLEXADDR (0Fh)
        3. 9.4.3.3 機能フェーズ
          1. 9.4.3.3.1  CONVERTTEMP (44h)
          2. 9.4.3.3.2  WRITE SCRATCHPAD-1 (4Eh)
          3. 9.4.3.3.3  READ SCRATCHPAD-1 (BEh)
          4. 9.4.3.3.4  COPY SCRATCHPAD-1 (48h)
          5. 9.4.3.3.5  WRITE SCRATCHPAD-2 (0Fh)
          6. 9.4.3.3.6  READ SCRATCHPAD-2 (AAh)
          7. 9.4.3.3.7  COPY SCRATCHPAD-2 (55h)
          8. 9.4.3.3.8  READ EEPROM (F0h)
          9. 9.4.3.3.9  GPIO WRITE (A5h)
          10. 9.4.3.3.10 GPIO READ (F5h)
      4. 9.4.4 NVM での動作
        1. 9.4.4.1 ユーザー・データのプログラミング
        2. 9.4.4.2 レジスタおよびメモリ保護
          1. 9.4.4.2.1 Scratchpad-1 レジスタの保護
          2. 9.4.4.2.2 ユーザー・メモリの保護
    5. 9.5 プログラミング
      1. 9.5.1 シングル・デバイスの温度変換と読み取り
      2. 9.5.2 複数デバイスの温度変換と読み取り
      3. 9.5.3 レジスタ Scratchpad-1 の更新とコミット
      4. 9.5.4 シングル・デバイス EEPROM のプログラミングと検証
      5. 9.5.5 シングル・デバイス EEPROM ページのロック動作
      6. 9.5.6 複数デバイスの IO 読み取り
      7. 9.5.7 複数デバイスの IO 書き込み
    6. 9.6 レジスタ・マップ
      1. 9.6.1  温度結果 LSB レジスタ (Scratchpad-1 オフセット = 00h) [リセット = 00h]
      2. 9.6.2  温度結果 MSB レジスタ (Scratchpad-1 オフセット = 01h) [リセット = 00h]
      3. 9.6.3  ステータス・レジスタ (Scratchpad-1 オフセット = 02h) [リセット = 3Ch]
      4. 9.6.4  Device Configuration-1 レジスタ (Scratchpad-1 オフセット = 04h) [リセット = 70h]
      5. 9.6.5  Device Configuration-2 レジスタ (Scratchpad-1 オフセット = 05h) [リセット = 80h]
      6. 9.6.6  ショート・アドレス・レジスタ (Scratchpad-1 オフセット = 06h) [リセット = 00h]
      7. 9.6.7  温度アラート低 LSB レジスタ (Scratchpad-1 オフセット = 08h) [リセット = 00h]
      8. 9.6.8  温度アラート低 MSB レジスタ (Scratchpad-1 オフセット = 09h) [リセット = 00h]
      9. 9.6.9  温度アラート高 LSB レジスタ (Scratchpad-1 オフセット = 0Ah) [リセット = F0h]
      10. 9.6.10 温度アラート高 MSB レジスタ (Scratchpad-1 オフセット = 0Bh) [リセット = 07h]
      11. 9.6.11 温度オフセット LSB レジスタ (Scratchpad-1 オフセット = 0Ch) [リセット = 00h]
      12. 9.6.12 温度オフセット MSB レジスタ (Scratchpad-1 オフセット = 0Dh) [リセット = 00h]
      13. 9.6.13 IO 読み取りレジスタ [リセット = F0h]
      14. 9.6.14 IO 構成レジスタ [リセット = 00h]
  11. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 バス・パワー・モードのアプリケーション
        1. 10.2.1.1 設計要件
        2. 10.2.1.2 詳細な設計手順
      2. 10.2.2 電源モードのアプリケーション
        1. 10.2.2.1 設計要件
        2. 10.2.2.2 詳細な設計手順
      3. 10.2.3 通信向けの UART インターフェイス
        1. 10.2.3.1 設計要件
        2. 10.2.3.2 詳細な設計手順
    3. 10.3 電源に関する推奨事項
    4. 10.4 レイアウト
      1. 10.4.1 レイアウトのガイドライン
      2. 10.4.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
    2. 11.2 ドキュメントの更新通知を受け取る方法
    3. 11.3 サポート・リソース
    4. 11.4 商標
    5. 11.5 静電気放電に関する注意事項
    6. 11.6 用語集
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

9.4.3.1 バス・リセット・フェーズ

バス・リセット・フェーズは、通信の開始です。このフェーズは、ホストが 1 線式データ・ラインを tRSTL の期間 Low に保持することで開始します。バス上のすべてのデバイスは、現在の状態に関係なく、内部状態を再初期化し、ホストが開始したバス・リセットに応答します。図 8-1 に示すように、デバイスは tPDH 以上経過した後に、1 線式を tRSTH の期間 Low に保持することで応答します。

すべてのデバイスは、電源投入時に Device Configuration-2 の OD_EN ビットが 1 に設定され、ステータス・レジスタの OD フラグが 1 に設定されます。ホストが 48µs～80µs のバス・リセット・パルスを送信すると、オーバードライブ速度で動作するデバイスのみがバス・リセット・パルスに応答し、標準モードで動作するデバイスは標準モードのバス・リセットを待機します。

ホストが標準モードの最小 tRSTL のバス・リセット・パルスを送信した場合、デバイスは OD_EN ビットを 0 にリセットし、標準モードでバス・リセットに応答します。バスに標準速度とオーバードライブ速度のデバイスが混在している場合、標準モードのバス・リセット・パルスを送信すると、すべてのデバイスが標準モードの動作速度にリセットされます。

ホストが特定の動作速度のバス・リセットを送信し、他の速度モードで通信することはできません。また、80µs より広いバス・リセット・パルス (480µs 未満) が送信された場合、デバイスの通信はリセットされますが、デバイスの動作は保証されません。