JAJSGS5Q April   2009  – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成と機能
    1. 5.1 ピン構造図
    2. 5.2 信号概要
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 – 車載用
    3. 6.3  ESD 定格 – 民生用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 TMS320F2803x の消費電流 (60MHz の SYSCLKOUT)
      2. 6.5.2 消費電流の低減
      3. 6.5.3 消費電流グラフ (VREG 有効)
    6. 6.6  電気的特性
    7. 6.7  熱抵抗特性
      1. 6.7.1 PN パッケージ
      2. 6.7.2 PAG パッケージ
      3. 6.7.3 RSH パッケージ
    8. 6.8  熱設計の検討事項
    9. 6.9  MCU との JTAG デバッグ プローブ接続 (信号バッファリングなし)
    10. 6.10 パラメータ情報
      1. 6.10.1 タイミング パラメータの記号
      2. 6.10.2 タイミング パラメータに関する一般的な注意事項
    11. 6.11 テスト負荷回路
    12. 6.12 電源シーケンス
      1. 6.12.1 リセット (XRS) のタイミング要件
      2. 6.12.2 リセット (XRS) のスイッチング特性
    13. 6.13 クロック仕様
      1. 6.13.1 デバイス クロック表
        1. 6.13.1.1 2803x のクロックの一覧表 (60MHz デバイス)
        2. 6.13.1.2 デバイス クロック要件 / 特性
        3. 6.13.1.3 内部のゼロ ピン発振器 (INTOSC1、INTOSC2) の特性
      2. 6.13.2 クロックの要件および特性
        1. 6.13.2.1 XCLKIN のタイミング要件 – PLL 有効
        2. 6.13.2.2 XCLKIN のタイミング要件 – PLL 無効
        3. 6.13.2.3 XCLKOUT のスイッチング特性 (PLL バイパスまたは有効)
    14. 6.14 フラッシュ のタイミング
      1. 6.14.1 T 温度仕様品のフラッシュ / OTP 耐久性
      2. 6.14.2 S 温度仕様品のフラッシュ / OTP 耐久性
      3. 6.14.3 Q 温度仕様品のフラッシュ / OTP 耐久性
      4. 6.14.4 60MHz SYSCLKOUT でのフラッシュ パラメータ
      5. 6.14.5 フラッシュ / OTP のアクセス タイミング
      6. 6.14.6 フラッシュ データ保持期間
  8. 7 詳細説明
    1. 7.1 概要
      1. 7.1.1  CPU
      2. 7.1.2  制御補償器アクセラレータ (CLA)
      3. 7.1.3  メモリ バス (ハーバード バス アーキテクチャ)
      4. 7.1.4  ペリフェラル バス
      5. 7.1.5  リアルタイムの JTAG および分析
      6. 7.1.6  フラッシュ
      7. 7.1.7  M0、M1 SARAM
      8. 7.1.8  L0 SARAM、L1、L2、L3 DPSARAM
      9. 7.1.9  ブート ROM
        1. 7.1.9.1 エミュレーション ブート
        2. 7.1.9.2 GetMode
        3. 7.1.9.3 ブートローダが使用するペリフェラル ピン
      10. 7.1.10 セキュリティ
      11. 7.1.11 ペリフェラル割り込み拡張 (PIE) ブロック
      12. 7.1.12 外部割り込み (XINT1～XINT3)
      13. 7.1.13 内部ゼロ ピン発振器、発振器、PLL
      14. 7.1.14 ウォッチドッグ
      15. 7.1.15 ペリフェラルのクロック駆動
      16. 7.1.16 低消費電力モード
      17. 7.1.17 ペリフェラル フレーム 0、1、2、3 (PFn)
      18. 7.1.18 汎用入出力 (GPIO) マルチプレクサ (MUX)
      19. 7.1.19 32 ビット CPU タイマ (0、1、2)
      20. 7.1.20 制御ペリフェラル
      21. 7.1.21 シリアル ポート ペリフェラル
    2. 7.2 メモリ マップ
    3. 7.3 レジスタ マップ
    4. 7.4 デバイス エミュレーション レジスタ
    5. 7.5 VREG/BOR/POR
      1. 7.5.1 オンチップ電圧レギュレータ (VREG)
        1. 7.5.1.1 オンチップ VREG の使い方
        2. 7.5.1.2 オンチップ VREG の無効化
      2. 7.5.2 オンチップ パワーオン リセット (POR) およびブラウンアウト リセット (BOR) 回路
    6. 7.6 システム コントロール
      1. 7.6.1 内部ゼロ ピン発振器
      2. 7.6.2 水晶発振器オプション
      3. 7.6.3 PLL ベース クロック モジュール
      4. 7.6.4 入力クロックの喪失 (NMI ウォッチドッグ機能)
      5. 7.6.5 CPU ウォッチドッグ モジュール
    7. 7.7 低消費電力モード ブロック
    8. 7.8 割り込み
      1. 7.8.1 外部割り込み
        1. 7.8.1.1 外部割り込みの電気的データ / タイミング
          1. 7.8.1.1.1 外部割り込みのタイミング要件
          2. 7.8.1.1.2 外部割り込みのスイッチング特性
    9. 7.9 ペリフェラル
      1. 7.9.1  制御補償器アクセラレータ (CLA) の概要
      2. 7.9.2  アナログ ブロック
        1. 7.9.2.1 A/D コンバータ (ADC)
          1. 7.9.2.1.1 特長
          2. 7.9.2.1.2 ADC 変換開始の電気的データ / タイミング
            1. 7.9.2.1.2.1 外部 ADC 変換開始のスイッチング特性
          3. 7.9.2.1.3 オンチップ A/D コンバータ (ADC) の電気的データ / タイミング
            1. 7.9.2.1.3.1 ADC の電気的特性
            2. 7.9.2.1.3.2 ADC の電力モード
            3. 7.9.2.1.3.3 内部温度センサ
              1. 7.9.2.1.3.3.1 温度センサ係数
            4. 7.9.2.1.3.4 ADC パワーアップ制御ビットのタイミング
              1. 7.9.2.1.3.4.1 ADC パワーアップ遅延
            5. 7.9.2.1.3.5 ADC のシーケンシャルおよび同時タイミング
        2. 7.9.2.2 ADC MUX
        3. 7.9.2.3 コンパレータ ブロック
          1. 7.9.2.3.1 オンチップ・コンパレータ / DAC の電気的データ / タイミング
            1. 7.9.2.3.1.1 コンパレータ / DAC の電気的特性
      3. 7.9.3  詳細説明
      4. 7.9.4  シリアル ペリフェラル インターフェイス (SPI) モジュール
        1. 7.9.4.1 SPI マスタ モードの電気的データ / タイミング
          1. 7.9.4.1.1 SPI マスタ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.1.2 SPI マスタ モードの外部タイミング (クロック位相 = 1)
        2. 7.9.4.2 SPI スレーブ モードの電気的データ / タイミング
          1. 7.9.4.2.1 SPI スレーブ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.2.2 SPI スレーブ モードの外部タイミング (クロック位相 = 1)
      5. 7.9.5  シリアル通信インターフェイス (SCI) モジュール
      6. 7.9.6  LIN (Local Interconnect Network)
      7. 7.9.7  拡張コントローラ エリア ネットワーク (eCAN) モジュール
      8. 7.9.8  I2C (Inter-Integrated Circuit)
        1. 7.9.8.1 I2C の電気的データ / タイミング
          1. 7.9.8.1.1 I2C のタイミング要件
          2. 7.9.8.1.2 I2C のスイッチング特性
      9. 7.9.9  エンハンスド PWM モジュール (ePWM1/2/3/4/5/6/7)
        1. 7.9.9.1 ePWM の電気的データ / タイミング
          1. 7.9.9.1.1 ePWM のタイミング要件
          2. 7.9.9.1.2 ePWM のスイッチング特性
        2. 7.9.9.2 トリップ ゾーン入力のタイミング
          1. 7.9.9.2.1 トリップ ゾーン入力のタイミング要件
      10. 7.9.10 高分解能 PWM (HRPWM)
        1. 7.9.10.1 HRPWM の電気的データ / タイミング
          1. 7.9.10.1.1 高分解能 PWM の特性
      11. 7.9.11 拡張キャプチャ モジュール (eCAP1)
        1. 7.9.11.1 eCAP の電気的データ / タイミング
          1. 7.9.11.1.1 拡張キャプチャ (eCAP) のタイミング要件
          2. 7.9.11.1.2 eCAP のスイッチング特性
      12. 7.9.12 高分解能キャプチャ (HRCAP) モジュール
        1. 7.9.12.1 HRCAP の電気的データ / タイミング
          1. 7.9.12.1.1 高分解能キャプチャ (HRCAP) のタイミング要件
      13. 7.9.13 拡張直交エンコーダ パルス (eQEP)
        1. 7.9.13.1 eQEP の電気的データ / タイミング
          1. 7.9.13.1.1 拡張直交エンコーダ パルス (eQEP) のタイミング要件
          2. 7.9.13.1.2 eQEP のスイッチング特性
      14. 7.9.14 JTAG ポート
      15. 7.9.15 汎用入出力 (GPIO) MUX
        1. 7.9.15.1 GPIO の電気的データ / タイミング
          1. 7.9.15.1.1 GPIO - 出力タイミング
            1. 7.9.15.1.1.1 汎用出力のスイッチング特性
          2. 7.9.15.1.2 GPIO - 入力タイミング
            1. 7.9.15.1.2.1 汎用入力のタイミング要件
          3. 7.9.15.1.3 入力信号のサンプリング ウィンドウ幅
          4. 7.9.15.1.4 低消費電力モードのウェイクアップ タイミング
            1. 7.9.15.1.4.1 アイドル モードのタイミング要件
            2. 7.9.15.1.4.2 IDLE モードのスイッチング特性
            3. 7.9.15.1.4.3 スタンバイ モードのタイミング要件
            4. 7.9.15.1.4.4 スタンバイ モードのスイッチング特性
            5. 7.9.15.1.4.5 ホールト モードのタイミング要件
            6. 7.9.15.1.4.6 ホールト モードのスイッチング特性
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 テキサス・インスツルメンツのリファレンス・デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスと開発ツールの命名法
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.6 システム コントロール

このセクションでは、発振器およびクロック駆動機構、ウォッチドッグ機能、低消費電力モードについて説明します。

表 7-13 PLL、クロック駆動、ウォッチドッグ、低消費電力モード レジスタ
名称 アドレス サイズ (x16) 説明 (1)
BORCFG 0x00 0985 1 BOR 構成レジスタ
XCLK 0x00 7010 1 XCLKOUT 制御
PLLSTS 0x00 7011 1 PLL ステータス レジスタ
CLKCTL 0x00 7012 1 クロック制御レジスタ
PLLLOCKPRD 0x00 7013 1 PLL ロック期間
INTOSC1TRIM 0x00 7014 1 内部発振器 1 調整レジスタ
INTOSC2TRIM 0x00 7016 1 内部発振器 2 調整レジスタ
PCLKCR2 0x00 7019 1 ペリフェラル クロック制御レジスタ 2
LOSPCP 0x00 701B 1 低速ペリフェラル クロック プリスケーラ レジスタ
PCLKCR0 0x00 701C 1 ペリフェラル クロック制御レジスタ 0
PCLKCR1 0x00 701D 1 ペリフェラル クロック制御レジスタ 1
LPMCR0 0x00 701E 1 低消費電力モード制御レジスタ 0
PCLKCR3 0x00 7020 1 ペリフェラル クロック制御レジスタ 3
PLLCR 0x00 7021 1 PLL 制御レジスタ
SCSR 0x00 7022 1 システム コントロールおよびステータス レジスタ
WDCNTR 0x00 7023 1 ウォッチドッグ カウンタ レジスタ
WDKEY 0x00 7025 1 ウォッチドッグ リセット キー レジスタ
WDCR 0x00 7029 1 ウォッチドッグ制御レジスタ
(1) この表のすべてのレジスタは EALLOW 保護されています。

図 7-6 に、説明されている各種クロック ドメインを示します。図 7-7 に、デバイス動作用クロックを供給できる各種クロック ソース (内部と外部の両方) を示します。

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A. CLKIN は、CPU へのクロックです。CPU から SYSCLKOUT として出力されます (つまり、CLKIN は SYSCLKOUT と同じ周波数です)。
図 7-6 クロックおよびリセット ドメイン
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A. テキサス・インスツルメンツ OTP ベース キャリブレーション機能から読み込まれるレジスタ。
B. クロック喪失検出の詳細については、セクション 7.6.4 を参照してください。
図 7-7 クロック ツリー