推奨動作条件範囲内 (特に記述のない限り)パラメータ | 最小値 | 最大値 | 単位 |
---|
td(IDLE-XCOS) | 遅延時間、IDLE 命令実行から XCLKOUT 停止まで | | 16tc(INTOSC1) | サイクル |
td(WAKE-HALT) | 遅延時間、外部ウェーク信号終了から CPU1 プログラム実行再開まで | | | サイクル |
| | 75tc(OSCCLK) |
| | 17500tc(OSCCLK) (1) |
| | 75tc(OSCCLK) |
(1) この値はフラッシュの起動時間に基づいています。これは、SYSCLK 周波数、フラッシュのウェイト状態 (RWAIT)、および FPAC1[PSLEEP] の関数です。詳細については、
『TMS320F2807x リアルタイム マイクロコントローラ テクニカル リファレンス マニュアル』 の「フラッシュおよび OTP パワーダウン モードおよびウェークアップ」セクションを参照してください。
この値は、SYSCLK が
120MHz、RWAIT が
2、FPAC1[PSLEEP] が 0x860 のときに実現できます。
![TMS320F28076 TMS320F28075 TMS320F28075-Q1 HALT 開始および終了タイミング図 GUID-0BD58B63-D624-4576-81FC-683F496CD4C1-low.gif](/ods/images/JAJSEZ7K/GUID-0BD58B63-D624-4576-81FC-683F496CD4C1-low.gif)
A. IDLE 命令が実行され、デバイスがホールト モードに移行します。
B. LPM ブロックが HALT 信号に応答し、SYSCLK は、最大 16 INTOSC1 クロック サイクルにわたって保持された後、オフになります。この遅延により、CPU パイプラインおよびその他の保留中の動作が適切にフラッシュされます。
C. ペリフェラルへのクロックがオフになり、PLL がシャットダウンされます。クロック ソースとして水晶振動子またはセラミック共振器を使用している場合、内部発振器もシャットダウンされます。デバイスはこの時点で、ホールト モードに移行しており、消費電力はごくわずかです。ホールト モードのとき、ゼロピンの内部発振器 (INTOSC1 および INTOSC2) とウォッチドッグを動作させたままにすることもできます。これは、CLKSRCCTL1.WDHALTI に 1 を書き込むことで行います。IDLE 命令が実行された後、ウェークアップ信号がアサートされる前に、5 OSCCLK サイクル (最小値) の遅延が必要です。
D. GPIOn ピン (デバイスのホールトを解除するために使用) を LOW にすると、発振器がオンになり、発振器ウェークアップ シーケンスが開始されます。GPIO ピンを High に駆動するのは、発振器が安定した後にする必要があります。これにより、PLL ロック シーケンスの間、クリーンなクロック信号を供給できます。GPIO ピンの立ち下がりエッジによって非同期にウェークアップ手順が開始されるので、ホールト モードに移行する前およびホールト モードになっている間は、低ノイズ環境を維持するように注意する必要があります。
E. デバイスをウェークアップするために GPIO ピンに供給されるウェークアップ信号は、最小パルス幅の要件を満たす必要があります。さらに、この信号ではグリッチをなくす必要があります。ノイズの多い信号が GPIO ピンに供給されると、デバイスのウェークアップ動作は確定的ではなくなり、デバイスは後続のウェークアップ パルスで低消費電力モードを終了できない場合があります。
F. コアへの CLKIN がイネーブルになると、デバイスは、いくらかのレイテンシの後で割り込みに応答します (割り込みイネーブルの場合)。これで、ホールト モードが終了します。
G. 通常動作を再開します。
H. ユーザーは、安定した PLL ロックを確保するために、HALT からのウェークアップの際に PLL を再ロックする必要があります。
図 6-23 HALT 開始および終了タイミング図 セクション 6.9.10.3.7 にハイバネーション モードのタイミング要件、セクション 6.9.10.3.8 にスイッチング特性を示します。また、図 6-24 にハイバネーション モードのタイミング図を示します。