JAJSFZ5Q June   2007  – August 2022 TMS320F28232 , TMS320F28232-Q1 , TMS320F28234 , TMS320F28234-Q1 , TMS320F28235 , TMS320F28235-Q1 , TMS320F28332 , TMS320F28333 , TMS320F28334 , TMS320F28335 , TMS320F28335-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1. 3.1 機能ブロック図
  4. 4 改訂履歴
  5. 5 デバイスの比較
    1. 5.1 関連製品
  6. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 信号の説明
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格 - 車載用
    3. 7.3  ESD 定格 - 民生用
    4. 7.4  推奨動作条件
    5. 7.5  消費電力の概略
      1. 7.5.1 TMS320F28335/F28235 電源ピンでの消費電流 (150MHz SYSCLKOUT)
      2. 7.5.2 TMS320F2834/F28234 電源ピンでの消費電流 (150MHz SYSCLKOUT)
      3. 7.5.3 消費電流の低減
      4. 7.5.4 消費電流のグラフ
    6. 7.6  電気的特性
    7. 7.7  熱抵抗特性
      1. 7.7.1 PGF パッケージ
      2. 7.7.2 PTP パッケージ
      3. 7.7.3 ZHH パッケージ
      4. 7.7.4 ZAY パッケージ
      5. 7.7.5 ZJZ パッケージ
    8. 7.8  熱設計の検討事項
    9. 7.9  タイミングおよびスイッチング特性
      1. 7.9.1 タイミング・パラメータの記号説明
        1. 7.9.1.1 タイミング・パラメータに関する一般的注意事項
        2. 7.9.1.2 テスト負荷回路
        3. 7.9.1.3 デバイス・クロック表
          1. 7.9.1.3.1 クロックおよび命名規則 (150MHz デバイス)
          2. 7.9.1.3.2 クロックおよび命名規則 (100MHz デバイス)
      2. 7.9.2 電源シーケンス
        1. 7.9.2.1 パワー・マネージメントおよび監視回路ソリューション
        2. 7.9.2.2 リセット (XRS) のタイミング要件
      3. 7.9.3 クロックの要件および特性
        1. 7.9.3.1 入力クロック周波数
        2. 7.9.3.2 XCLKIN のタイミング要件 – PLL イネーブル
        3. 7.9.3.3 XCLKIN のタイミング要件 – PLL ディセーブル
        4. 7.9.3.4 XCLKOUT のスイッチング特性 (PLL バイパスまたはイネーブル)
        5. 7.9.3.5 タイミング図
      4. 7.9.4 ペリフェラル
        1. 7.9.4.1 汎用入出力 (GPIO)
          1. 7.9.4.1.1 GPIO - 出力タイミング
            1. 7.9.4.1.1.1 汎用出力のスイッチング特性
          2. 7.9.4.1.2 GPIO - 入力タイミング
            1. 7.9.4.1.2.1 汎用入力のタイミング要件
          3. 7.9.4.1.3 入力信号のサンプリング・ウィンドウ幅
          4. 7.9.4.1.4 低消費電力モードのウェークアップ・タイミング
            1. 7.9.4.1.4.1 アイドル・モードのタイミング要件
            2. 7.9.4.1.4.2 アイドル・モードのスイッチング特性
            3. 7.9.4.1.4.3 アイドル・モードのタイミング図
            4. 7.9.4.1.4.4 スタンバイ・モードのタイミング要件
            5. 7.9.4.1.4.5 スタンバイ・モードのスイッチング特性
            6. 7.9.4.1.4.6 スタンバイ・モードのタイミング図
            7. 7.9.4.1.4.7 ホールト・モードのタイミング要件
            8. 7.9.4.1.4.8 ホールト・モードのスイッチング特性
            9. 7.9.4.1.4.9 ホールト・モードのタイミング図
        2. 7.9.4.2 拡張制御ペリフェラル
          1. 7.9.4.2.1 拡張パルス幅変調器 (ePWM) タイミング
            1. 7.9.4.2.1.1 ePWM のタイミング要件
            2. 7.9.4.2.1.2 ePWM のスイッチング特性
          2. 7.9.4.2.2 トリップ・ゾーン入力のタイミング
            1. 7.9.4.2.2.1 トリップ・ゾーン入力のタイミング要件
          3. 7.9.4.2.3 高分解能 PWM のタイミング
            1. 7.9.4.2.3.1 SYSCLKOUT = (60～150MHz) での高分解能 PWM 特性
          4. 7.9.4.2.4 拡張キャプチャ (eCAP) タイミング
            1. 7.9.4.2.4.1 拡張キャプチャ (eCAP) タイミング要件
            2. 7.9.4.2.4.2 eCAP のスイッチング特性
          5. 7.9.4.2.5 拡張直交エンコーダ・パルス (eQEP) モジュールのタイミング
            1. 7.9.4.2.5.1 拡張直交エンコーダ・パルス (eQEP) モジュールのタイミング要件
            2. 7.9.4.2.5.2 eQEP のスイッチング特性
          6. 7.9.4.2.6 ADCの変換開始タイミング
            1. 7.9.4.2.6.1 外部 ADC 変換開始のスイッチング特性
            2. 7.9.4.2.6.2 ADCSOCAO または ADCSOCBO タイミング
        3. 7.9.4.3 外部割り込みのタイミング要件
          1. 7.9.4.3.1 外部割り込みのタイミング要件
          2. 7.9.4.3.2 外部割り込みのスイッチング特性
          3. 7.9.4.3.3 外部割り込みのタイミング図
        4. 7.9.4.4 I2C の電気的仕様およびタイミング
          1. 7.9.4.4.1 I2C のタイミング
        5. 7.9.4.5 シリアル・ペリフェラル・インターフェイス (SPI) のタイミング
          1. 7.9.4.5.1 マスタ・モードのタイミング
            1. 7.9.4.5.1.1 SPI マスタ・モードの外部タイミング (クロック位相 = 0)
            2. 7.9.4.5.1.2 SPI マスタ・モードの外部タイミング (クロック位相 = 1)
          2. 7.9.4.5.2 スレーブ・モードのタイミング
            1. 7.9.4.5.2.1 SPI スレーブ・モードの外部タイミング (クロック位相 = 0)
            2. 7.9.4.5.2.2 SPI スレーブ・モードの外部タイミング (クロック位相 = 1)
        6. 7.9.4.6 マルチチャネル・バッファ付きシリアル・ポート (McBSP) のタイミング
          1. 7.9.4.6.1 McBSP の送信および受信タイミング
            1. 7.9.4.6.1.1 McBSP のタイミング要件
            2. 7.9.4.6.1.2 McBSP のスイッチング特性
          2. 7.9.4.6.2 SPI マスタまたはスレーブとしての McBSP タイミング
            1. 7.9.4.6.2.1 SPI マスタまたはスレーブとしての McBSP タイミング要件 (CLKSTP = 10b、CLKXP = 0)
            2. 7.9.4.6.2.2 SPI マスタまたはスレーブとしての McBSP スイッチング特性 (CLKSTP = 10b、CLKXP = 0)
            3. 7.9.4.6.2.3 SPI マスタまたはスレーブとしての McBSP タイミング要件 (CLKSTP = 11b、CLKXP = 0)
            4. 7.9.4.6.2.4 SPI マスタまたはスレーブとしての McBSP スイッチング特性 (CLKSTP = 11b、CLKXP = 0)
            5. 7.9.4.6.2.5 SPI マスタまたはスレーブとしての McBSP タイミング要件 (CLKSTP = 10b、CLKXP = 1)
            6. 7.9.4.6.2.6 SPI マスタまたはスレーブとしての McBSP スイッチング特性 (CLKSTP = 10b、CLKXP = 1)
            7. 7.9.4.6.2.7 SPI マスタまたはスレーブとしての McBSP タイミング要件 (CLKSTP = 11b、CLKXP = 1)
            8. 7.9.4.6.2.8 SPI マスタまたはスレーブとしての McBSP スイッチング特性 (CLKSTP = 11b、CLKXP = 1)
      5. 7.9.5 MCU への JTAG デバッグ・プローブ接続 (信号バッファなし)
      6. 7.9.6 外部インターフェイス (XINTF) のタイミング
        1. 7.9.6.1 USEREADY = 0
        2. 7.9.6.2 同期モード (USEREADY = 1、READYMODE = 0)
        3. 7.9.6.3 非同期モード (USEREADY = 1、READYMODE = 1)
        4. 7.9.6.4 XINTF 信号の XCLKOUT への整列
        5. 7.9.6.5 外部インターフェイスの読み取りタイミング
          1. 7.9.6.5.1 外部インターフェイスの読み取りタイミング要件
          2. 7.9.6.5.2 外部インターフェイス読み取りのスイッチング特性
        6. 7.9.6.6 外部インターフェイスの書き込みタイミング
          1. 7.9.6.6.1 外部インターフェイス書き込みのスイッチング特性
        7. 7.9.6.7 外部インターフェイス読み取り時レディのタイミング (1つの外部ウェイト状態)
          1. 7.9.6.7.1 外部インターフェイス読み取りのスイッチング特性 (読み取り時のレディ、1つのウェイト状態)
          2. 7.9.6.7.2 外部インターフェイスの読み取りタイミング要件 (読み取り時のレディ、1つのウェイト状態)
          3. 7.9.6.7.3 同期 XREADY のタイミング要件 (読み取り時のレディ、1つのウェイト状態)
          4. 7.9.6.7.4 非同期 XREADY のタイミング要件 (読み取り時のレディ、1つのウェイト状態)
        8. 7.9.6.8 外部インターフェイス書き込み時レディのタイミング (1つの外部ウェイト状態)
          1. 7.9.6.8.1 外部インターフェイス書き込みのスイッチング特性 (書き込み時のレディ、1つのウェイト状態)
          2. 7.9.6.8.2 同期 XREADY のタイミング要件 (書き込み時のレディ、1つのウェイト状態)
          3. 7.9.6.8.3 非同期 XREADY のタイミング要件 (書き込み時のレディ、1つのウェイト状態)
        9. 7.9.6.9 XHOLD および XHOLDA のタイミング
          1. 7.9.6.9.1 XHOLD/ XHOLDA のタイミング要件 (XCLKOUT = XTIMCLK)
          2. 7.9.6.9.2 XHOLD/XHOLDA のタイミング要件 (XCLKOUT = 1/2 XTIMCLK)
      7. 7.9.7 フラッシュ のタイミング
        1. 7.9.7.1 A および S 温度仕様品のフラッシュ耐久性
        2. 7.9.7.2 Q 温度仕様品のフラッシュ耐久性
        3. 7.9.7.3 150MHz SYSCLKOUT でのフラッシュ・パラメータ
        4. 7.9.7.4 フラッシュ / OTP アクセス・タイミング
        5. 7.9.7.5 フラッシュ・データ保持期間
    10. 7.10 オンチップ A/D コンバータ
      1. 7.10.1 ADC の電気的特性 (推奨動作条件範囲内)
      2. 7.10.2 ADC パワーアップ制御ビットのタイミング
        1. 7.10.2.1 ADC パワーアップ遅延
        2. 7.10.2.2 各種 ADC 構成での標準消費電流 (25MHz ADCCLK 時)
      3. 7.10.3 定義
      4. 7.10.4 シーケンシャル・サンプリング・モード (シングル・チャネル) (SMODE = 0)
        1. 7.10.4.1 シーケンシャル・サンプリング・モードのタイミング
      5. 7.10.5 同時サンプリング・モード (デュアル・チャネル) (SMODE = 1)
        1. 7.10.5.1 同時サンプリング・モードのタイミング
      6. 7.10.6 詳細説明
    11. 7.11 F2833x デバイスと F2823x デバイス間の移行
  8. 8 詳細説明
    1. 8.1 概要
      1. 8.1.1  C28x CPU
      2. 8.1.2  メモリ・バス (ハーバード・バス・アーキテクチャ)
      3. 8.1.3  ペリフェラル・バス
      4. 8.1.4  リアルタイムの JTAG および分析
      5. 8.1.5  外部インターフェイス (XINTF)
      6. 8.1.6  フラッシュ
      7. 8.1.7  M0、M1 SARAM
      8. 8.1.8  L0、L1、L2、L3、L4、 L5、L6、L7 SARAM
      9. 8.1.9  ブート ROM
        1. 8.1.9.1 ブートローダが使用するペリフェラル・ピン
      10. 8.1.10 セキュリティ
      11. 8.1.11 ペリフェラル割り込み拡張 (PIE) ブロック
      12. 8.1.12 外部割り込み (XINT1～XINT7、XNMI)
      13. 8.1.13 発振器および PLL
      14. 8.1.14 ウォッチドッグ
      15. 8.1.15 ペリフェラル・クロック
      16. 8.1.16 低消費電力モード
      17. 8.1.17 ペリフェラル・フレーム 0、1、2、3 (PFn)
      18. 8.1.18 汎用入出力 (GPIO) マルチプレクサ
      19. 8.1.19 32 ビット CPU タイマ (0、1、2)
      20. 8.1.20 制御ペリフェラル
      21. 8.1.21 シリアル・ポート・ペリフェラル
    2. 8.2 ペリフェラル
      1. 8.2.1  DMAの概要
      2. 8.2.2  32 ビット CPU タイマ 0、CPU タイマ 1、CPU タイマ 2
      3. 8.2.3  拡張 PWM モジュール
      4. 8.2.4  高分解能 PWM (HRPWM)
      5. 8.2.5  拡張 CAP モジュール
      6. 8.2.6  拡張 QEP モジュール
      7. 8.2.7  A/D コンバータ (ADC) モジュール
        1. 8.2.7.1 ADC を使用しない場合の ADC 接続
        2. 8.2.7.2 ADC レジスタ
        3. 8.2.7.3 ADC 較正
      8. 8.2.8  マルチチャネル・バッファ付きシリアル・ポート (McBSP) モジュール
      9. 8.2.9  拡張コントローラ・エリア・ネットワーク (eCAN) モジュール (eCAN-A および eCAN-B)
      10. 8.2.10 シリアル通信インターフェイス (SCI) モジュール (SCI-A、SCI-B、SCI-C)
      11. 8.2.11 シリアル・ペリフェラル・インターフェイス (SPI) モジュール (SPI-A)
      12. 8.2.12 I2C (Inter-Integrated Circuit)
      13. 8.2.13 GPIO マルチプレクサ
      14. 8.2.14 外部インターフェイス (XINTF)
    3. 8.3 メモリ・マップ
    4. 8.4 レジスタ・マップ
      1. 8.4.1 デバイス・エミュレーション・レジスタ
    5. 8.5 割り込み
      1. 8.5.1 外部割り込み
    6. 8.6 システム制御
      1. 8.6.1 OSC および PLL ブロック
        1. 8.6.1.1 外部基準発振器クロック・オプション
        2. 8.6.1.2 PLLベースのクロック・モジュール
        3. 8.6.1.3 入力クロック喪失
      2. 8.6.2 ウォッチドッグ・ブロック
    7. 8.7 低消費電力モード・ブロック
  9. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 TI リファレンス・デザイン
  10. 10デバイスおよびドキュメントのサポート
    1. 10.1 使い始めと次の手順
    2. 10.2 デバイスおよび開発ツールの命名規則
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 Electrostatic Discharge Caution
    8. 10.8 Glossary
  11. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ再設計の詳細
    2. 11.2 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ZJZ|176
  • PTP|176
サーマルパッド・メカニカル・データ
発注情報

8.2.3 拡張 PWM モジュール

2833x/2823x デバイスには、最大 6 個の拡張 PWM (ePWM) モジュール (ePWM1～ePWM6) が搭載されています。 図 8-4 に、時間ベース・カウンタ同期方式 3を示します。図 8-5 に、ePWM との信号相互接続を示します。

表 8-4 に、モジュールごとの ePWM レジスタ全体のセットを示し、表 8-5 に 再マッピングされたレジスタ構成を示します。

GUID-AAC3E846-5DEF-4971-A89E-A258D55881DD-low.gif
A. デフォルトでは、ePWM および HRPWM レジスタはペリフェラル・フレーム 1 (PF1) にマップされます。この構成を 表 8-4 に示します。レジスタをペリフェラル・フレーム 3 (PF3) に再マップして DMA アクセスをイネーブルにするためには、MAPCNF レジスタ (アドレス 0x702E) のビット 0 (MAPEPWM) を 1 に設定する必要があります。表 8-5 に、再マップされた設定を示します。
図 8-4 時間ベース・カウンタ同期方式 3
表 8-4 ePWM 制御およびステータス・レジスタ (PF1 でのデフォルト構成)
名称 ePWM1 ePWM2 ePWM3 ePWM4 ePWM5 ePWM6 サイズ (x16) / シャドウの数 説明
TBCTL 0x6800 0x6840 0x6880 0x68C0 0x6900 0x6940 1 / 0 時間ベース制御レジスタ
TBSTS 0x6801 0x6841 0x6881 0x68C1 0x6901 0x6941 1 / 0 時間ベース・ステータス・レジスタ
TBPHSHR 0x6802 0x6842 0x6882 0x68C2 0x6902 0x6942 1 / 0 時間ベース位相 HRPWM レジスタ
TBPHS 0x6803 0x6843 0x6883 0x68C3 0x6903 0x6943 1 / 0 時間ベース位相レジスタ
TBCTR 0x6804 0x6844 0x6884 0x68C4 0x6904 0x6944 1 / 0 時間ベース・カウンタ・レジスタ
TBPRD 0x6805 0x6845 0x6885 0x68C5 0x6905 0x6945 1 / 1 時間ベース周期レジスタ・セット
CMPCTL 0x6807 0x6847 0x6887 0x68C7 0x6907 0x6947 1 / 0 カウンタ比較制御レジスタ
CMPAHR 0x6808 0x6848 0x6888 0x68C8 0x6908 0x6948 1 / 1 時間ベース比較 A HRPWM レジスタ
CMPA 0x6809 0x6849 0x6889 0x68C9 0x6909 0x6949 1 / 1 カウンタ比較 A レジスタ・セット
CMPB 0x680A 0x684A 0x688A 0x68CA 0x690A 0x694A 1 / 1 カウンタ比較 B レジスタ・セット
AQCTLA 0x680B 0x684B 0x688B 0x68CB 0x690B 0x694B 1 / 0 出力 A のアクション・フィルタ制御レジスタ
AQCTLB 0x680C 0x684C 0x688C 0x68CC 0x690C 0x694C 1 / 0 出力 B のアクション・フィルタ制御レジスタ
AQSFRC 0x680D 0x684D 0x688D 0x68CD 0x690D 0x694D 1 / 0 アクション・フィルタ・ソフトウェア強制レジスタ
AQCSFRC 0x680E 0x684E 0x688E 0x68CE 0x690E 0x694E 1 / 1 アクション・フィルタ連続ソフトウェア強制レジスタ・セット
DBCTL 0x680F 0x684F 0x688F 0x68CF 0x690F 0x694F 1 / 1 デッドバンド・ジェネレータ制御レジスタ
DBRED 0x6810 0x6850 0x6890 0x68D0 0x6910 0x6950 1 / 0 デッドバンド・ジェネレータ立ち上がりエッジ遅延カウント・レジスタ
DBFED 0x6811 0x6851 0x6891 0x68D1 0x6911 0x6951 1 / 0 デッドバンド・ジェネレータ立ち下がりエッジ遅延カウント・レジスタ
TZSEL 0x6812 0x6852 0x6892 0x68D2 0x6912 0x6952 1 / 0 トリップ・ゾーン選択レジスタ(1)
TZCTL 0x6814 0x6854 0x6894 0x68D4 0x6914 0x6954 1 / 0 トリップ・ゾーン制御レジスタ(1)
TZEINT 0x6815 0x6855 0x6895 0x68D5 0x6915 0x6955 1 / 0 トリップ・ゾーン・イネーブル割り込みレジスタ(1)
TZFLG 0x6816 0x6856 0x6896 0x68D6 0x6916 0x6956 1 / 0 トリップ・ゾーン・フラグ・レジスタ
TZCLR 0x6817 0x6857 0x6897 0x68D7 0x6917 0x6957 1 / 0 トリップ・ゾーン・クリア・レジスタ(1)
TZFRC 0x6818 0x6858 0x6898 0x68D8 0x6918 0x6958 1 / 0 トリップ・ゾーン強制レジスタ(1)
ETSEL 0x6819 0x6859 0x6899 0x68D9 0x6919 0x6959 1 / 0 イベント・トリガ選択レジスタ
ETPS 0x681A 0x685A 0x689A 0x68DA 0x691A 0x695A 1 / 0 イベント・トリガ・プリスケール・レジスタ
ETFLG 0x681B 0x685B 0x689B 0x68DB 0x691B 0x695B 1 / 0 イベント・トリガ・フラグ・レジスタ
ETCLR 0x681C 0x685C 0x689C 0x68DC 0x691C 0x695C 1 / 0 イベント・トリガ・クリア・レジスタ
ETFRC 0x681D 0x685D 0x689D 0x68DD 0x691D 0x695D 1 / 0 イベント・トリガ強制レジスタ
PCCTL 0x681E 0x685E 0x689E 0x68DE 0x691E 0x695E 1 / 0 PWM チョッパ制御レジスタ
HRCNFG 0x6820 0x6860 0x68A0 0x68E0 0x6920 0x6960 1 / 0 HRPWM 構成レジスタ(1)
(1) EALLOW 保護されたレジスタ。
表 8-5 ePWM 制御およびステータス・レジスタ (PF3 に構成を再マッピング - DMA アクセス可能)
名称 ePWM1 ePWM2 ePWM3 ePWM4 ePWM5 ePWM6 サイズ (x16) / シャドウの数 説明
TBCTL 0x5800 0x5840 0x5880 0x58C0 0x5900 0x5940 1 / 0 時間ベース制御レジスタ
TBSTS 0x5801 0x5841 0x5881 0x58C1 0x5901 0x5941 1 / 0 時間ベース・ステータス・レジスタ
TBPHSHR 0x5802 0x5842 0x5882 0x58C2 0x5902 0x5942 1 / 0 時間ベース位相 HRPWM レジスタ
TBPHS 0x5803 0x5843 0x5883 0x58C3 0x5903 0x5943 1 / 0 時間ベース位相レジスタ
TBCTR 0x5804 0x5844 0x5884 0x58C4 0x5904 0x5944 1 / 0 時間ベース・カウンタ・レジスタ
TBPRD 0x5805 0x5845 0x5885 0x58C5 0x5905 0x5945 1 / 1 時間ベース周期レジスタ・セット
CMPCTL 0x5807 0x5847 0x5887 0x58C7 0x5907 0x5947 1 / 0 カウンタ比較制御レジスタ
CMPAHR 0x5808 0x5848 0x5888 0x58C8 0x5908 0x5948 1 / 1 時間ベース比較 A HRPWM レジスタ
CMPA 0x5809 0x5849 0x5889 0x58C9 0x5909 0x5949 1 / 1 カウンタ比較 A レジスタ・セット
CMPB 0x580A 0x584A 0x588A 0x58CA 0x590A 0x594A 1 / 1 カウンタ比較 B レジスタ・セット
AQCTLA 0x580B 0x584B 0x588B 0x58CB 0x590B 0x594B 1 / 0 出力 A のアクション・フィルタ制御レジスタ
AQCTLB 0x580C 0x584C 0x588C 0x58CC 0x590C 0x594C 1 / 0 出力 B のアクション・フィルタ制御レジスタ
AQSFRC 0x580D 0x584D 0x588D 0x58CD 0x590D 0x594D 1 / 0 アクション・フィルタ・ソフトウェア強制レジスタ
AQCSFRC 0x580E 0x584E 0x588E 0x58CE 0x590E 0x594E 1 / 1 アクション・フィルタ連続ソフトウェア強制レジスタ・セット
DBCTL 0x580F 0x584F 0x588F 0x58CF 0x590F 0x594F 1 / 1 デッドバンド・ジェネレータ制御レジスタ
DBRED 0x5810 0x5850 0x5890 0x58D0 0x5910 0x5950 1 / 0 デッドバンド・ジェネレータ立ち上がりエッジ遅延カウント・レジスタ
DBFED 0x5811 0x5851 0x5891 0x58D1 0x5911 0x5951 1 / 0 デッドバンド・ジェネレータ立ち下がりエッジ遅延カウント・レジスタ
TZSEL 0x5812 0x5852 0x5892 0x58D2 0x5912 0x5952 1 / 0 トリップ・ゾーン選択レジスタ(1)
TZCTL 0x5814 0x5854 0x5894 0x58D4 0x5914 0x5954 1 / 0 トリップ・ゾーン制御レジスタ(1)
TZEINT 0x5815 0x5855 0x5895 0x58D5 0x5915 0x5955 1 / 0 トリップ・ゾーン・イネーブル割り込みレジスタ(1)
TZFLG 0x5816 0x5856 0x5896 0x58D6 0x5916 0x5956 1 / 0 トリップ・ゾーン・フラグ・レジスタ
TZCLR 0x5817 0x5857 0x5897 0x58D7 0x5917 0x5957 1 / 0 トリップ・ゾーン・クリア・レジスタ(1)
TZFRC 0x5818 0x5858 0x5898 0x58D8 0x5918 0x5958 1 / 0 トリップ・ゾーン強制レジスタ(1)
ETSEL 0x5819 0x5859 0x5899 0x58D9 0x5919 0x5959 1 / 0 イベント・トリガ選択レジスタ
ETPS 0x581A 0x585A 0x589A 0x58DA 0x591A 0x595A 1 / 0 イベント・トリガ・プリスケール・レジスタ
ETFLG 0x581B 0x585B 0x589B 0x58DB 0x591B 0x595B 1 / 0 イベント・トリガ・フラグ・レジスタ
ETCLR 0x581C 0x585C 0x589C 0x58DC 0x591C 0x595C 1 / 0 イベント・トリガ・クリア・レジスタ
ETFRC 0x581D 0x585D 0x589D 0x58DD 0x591D 0x595D 1 / 0 イベント・トリガ強制レジスタ
PCCTL 0x581E 0x585E 0x589E 0x58DE 0x591E 0x595E 1 / 0 PWM チョッパ制御レジスタ
HRCNFG 0x5820 0x5860 0x58A0 058E0 0x5920 0x5960 1 / 0 HRPWM 構成レジスタ(1)
(1) EALLOW 保護されたレジスタ。
GUID-E9D464F6-9D31-4770-A9D4-8CE7273C07C6-low.gif図 8-5 重要な内部の信号相互接続を示す ePWM サブモジュール