JAJSFZ5 データシート

JAJSFZ5Q June 2007 – August 2022 TMS320F28232 , TMS320F28232-Q1 , TMS320F28234 , TMS320F28234-Q1 , TMS320F28235 , TMS320F28235-Q1 , TMS320F28332 , TMS320F28333 , TMS320F28334 , TMS320F28335 , TMS320F28335-Q1

PRODUCTION DATA

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）

ZJZ|176
PTP|176

サーマルパッド・メカニカル・データ

PTP|176
- PPTD140B

発注情報

8.6.1.2 PLLベースのクロック・モジュール

これらのデバイスには、オンチップの PLL ベースのクロック・モジュールが搭載されています。このモジュールは、デバイスに必要なすべてのクロック信号を供給するとともに、低消費電力モードへの移行を制御します。この PLL には、4 ビットで比率を制御する PLLCR[DIV] があり、さまざまな CPU クロック・レートを選択できます。PLLCR レジスタに書き込む前に、ウォッチドッグ・モジュールを無効にする必要があります。ウォッチドッグ・モジュールは、PLL モジュールが安定化した後で (必要な場合は) 再度イネーブルにできます。この安定化には、131072 OSCCLK サイクルかかります。PLL (VCOCLK) の出力周波数が 300MHz を超えないように、入力クロックおよび PLLCR[DIV] ビットを選択する必要があります。

表 8-36 PLL 設定

PLLCR [DIV] の値⁽²⁾ ⁽³⁾	PLLSTS[DIVSEL] = 0 または 1⁽¹⁾	SYSCLKOUT (CLKIN)
PLLCR [DIV] の値⁽²⁾ ⁽³⁾	PLLSTS[DIVSEL] = 0 または 1⁽¹⁾	PLLSTS[DIVSEL] = 2⁽¹⁾	PLLSTS[DIVSEL] = 3⁽¹⁾⁽⁴⁾
0000 (PLL バイパス)	OSCCLK/4 (デフォルト)	OSCCLK/2	OSCCLK
0001	(OSCCLK * 1)/4	(OSCCLK * 1)/2	–
0010	(OSCCLK * 2)/4	(OSCCLK * 2)/2	–
0011	(OSCCLK * 3)/4	(OSCCLK * 3)/2	–
0100	(OSCCLK * 4)/4	(OSCCLK * 4)/2	–
0101	(OSCCLK * 5)/4	(OSCCLK * 5)/2	–
0110	(OSCCLK * 6)/4	(OSCCLK * 6)/2	–
0111	(OSCCLK * 7)/4	(OSCCLK * 7)/2	–
1000	(OSCCLK * 8)/4	(OSCCLK * 8)/2	–
1001	(OSCCLK * 9)/4	(OSCCLK * 9)/2	–
1010	(OSCCLK * 10)/4	(OSCCLK * 10)/2	–
1011～1111	予約済み	予約済み	予約済み

(1) デフォルトでは、PLLST[DIVSEL] は /4 に構成されています。(ブート ROM がこれを /2 に変更します。)PLLSTS[DIVSEL] は、PLLCR に書き込む前に 0 になっている必要があり、これは、PLLSTS[PLLLOCKS] = 1 になった後でのみ変更できます。

(2) PLL 制御レジスタ (PLLCR) および PLL ステータス・レジスタ (PLLSTS) は、XRS 信号またはウォッチドッグ・リセットによってのみデフォルト状態にリセットされます。デバッガまたはクロック喪失検出ロジックによって発行されたリセットは、何の影響もありません。

(3) このレジスタは、EALLOW 保護されています。詳細については、『TMS320x2833x、TMS320x2823x リアルタイム・マイクロコントローラ・テクニカル・リファレンス・マニュアル』 の「システム制御および割り込み」の章を参照してください。

(4) コアに供給されるクロックのデューティ・サイクルが正常であることを確保するためには、PLL 出力に分周器が必要です。このため、PLL がアクティブのとき、DIVSEL の値を 3 にしてはいけません。

表 8-37 CLKIN 分周オプション

PLLSTS [DIVSEL]	CLKIN 分周
0	/4
1	/4
2	/2
3	/1⁽¹⁾

(1) このモードは、PLL がバイパスまたはオフのときのみ使用できます。

PLL ベースのクロック・モジュールには、次の 2 つの動作モードがあります。

水晶動作 - このモードでは、外付けの水晶振動子 / 発振子を使って、デバイスに時間ベースを提供できます。
外部クロック・ソース動作 - このモードでは、内部発振器をバイパスできます。デバイスのクロックは、X1 または XCLKIN ピンの外部クロック・ソース入力から生成されます。

表 8-38 可能な PLL 構成モード

PLL MODE	説明	PLLSTS[DIVSEL]	CLKIN および SYSCLKOUT
PLL オフ	PLLSTS レジスタの PLLOFF ビットをユーザーが設定すると、このモードになります。このモードでは、PLL ブロックはディセーブルになっています。これは、システム・ノイズの低減と低消費電力動作に役立ちます。このモードに移行する前に、PLLCR レジスタを 0x0000 (PLL バイパス) に設定する必要があります。CPUクロック (CLKIN) は、X1/X2、X1、XCLKIN のいずれかの入力クロックから直接生成されます。	0、1 2 3	OSCCLK/4 OSCCLK/2 OSCCLK/1
PLL バイパス	PLL バイパスは、電源投入時または外部リセット (XRS) 後のデフォルトの PLL 構成です。このモードは、PLLCR レジスタが 0x0000 に設定されているとき、または PLLCR レジスタが変更された後に PLL が新しい周波数にロックされるときに選択されます。このモードでは、PLL 自体はバイパスされますが、PLL はオフになりません。	0、1 2 3	OSCCLK/4 OSCCLK/2 OSCCLK/1
PLL イネーブル	ゼロでない値 n を PLLCR レジスタに書き込むことにより、このモードになります。PLLCR に書き込むと、PLL がロックされるまで、デバイスは PLL バイパス・モードに切り替わります。	0、1 2	OSCCLKn/4 OSCCLKn/2