JAJSFZ5Q June   2007  – August 2022 TMS320F28232 , TMS320F28232-Q1 , TMS320F28234 , TMS320F28234-Q1 , TMS320F28235 , TMS320F28235-Q1 , TMS320F28332 , TMS320F28333 , TMS320F28334 , TMS320F28335 , TMS320F28335-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1. 3.1 機能ブロック図
  4. 4 改訂履歴
  5. 5 デバイスの比較
    1. 5.1 関連製品
  6. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 信号の説明
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格 - 車載用
    3. 7.3  ESD 定格 - 民生用
    4. 7.4  推奨動作条件
    5. 7.5  消費電力の概略
      1. 7.5.1 TMS320F28335/F28235 電源ピンでの消費電流 (150MHz SYSCLKOUT)
      2. 7.5.2 TMS320F2834/F28234 電源ピンでの消費電流 (150MHz SYSCLKOUT)
      3. 7.5.3 消費電流の低減
      4. 7.5.4 消費電流のグラフ
    6. 7.6  電気的特性
    7. 7.7  熱抵抗特性
      1. 7.7.1 PGF パッケージ
      2. 7.7.2 PTP パッケージ
      3. 7.7.3 ZHH パッケージ
      4. 7.7.4 ZAY パッケージ
      5. 7.7.5 ZJZ パッケージ
    8. 7.8  熱設計の検討事項
    9. 7.9  タイミングおよびスイッチング特性
      1. 7.9.1 タイミング・パラメータの記号説明
        1. 7.9.1.1 タイミング・パラメータに関する一般的注意事項
        2. 7.9.1.2 テスト負荷回路
        3. 7.9.1.3 デバイス・クロック表
          1. 7.9.1.3.1 クロックおよび命名規則 (150MHz デバイス)
          2. 7.9.1.3.2 クロックおよび命名規則 (100MHz デバイス)
      2. 7.9.2 電源シーケンス
        1. 7.9.2.1 パワー・マネージメントおよび監視回路ソリューション
        2. 7.9.2.2 リセット (XRS) のタイミング要件
      3. 7.9.3 クロックの要件および特性
        1. 7.9.3.1 入力クロック周波数
        2. 7.9.3.2 XCLKIN のタイミング要件 – PLL イネーブル
        3. 7.9.3.3 XCLKIN のタイミング要件 – PLL ディセーブル
        4. 7.9.3.4 XCLKOUT のスイッチング特性 (PLL バイパスまたはイネーブル)
        5. 7.9.3.5 タイミング図
      4. 7.9.4 ペリフェラル
        1. 7.9.4.1 汎用入出力 (GPIO)
          1. 7.9.4.1.1 GPIO - 出力タイミング
            1. 7.9.4.1.1.1 汎用出力のスイッチング特性
          2. 7.9.4.1.2 GPIO - 入力タイミング
            1. 7.9.4.1.2.1 汎用入力のタイミング要件
          3. 7.9.4.1.3 入力信号のサンプリング・ウィンドウ幅
          4. 7.9.4.1.4 低消費電力モードのウェークアップ・タイミング
            1. 7.9.4.1.4.1 アイドル・モードのタイミング要件
            2. 7.9.4.1.4.2 アイドル・モードのスイッチング特性
            3. 7.9.4.1.4.3 アイドル・モードのタイミング図
            4. 7.9.4.1.4.4 スタンバイ・モードのタイミング要件
            5. 7.9.4.1.4.5 スタンバイ・モードのスイッチング特性
            6. 7.9.4.1.4.6 スタンバイ・モードのタイミング図
            7. 7.9.4.1.4.7 ホールト・モードのタイミング要件
            8. 7.9.4.1.4.8 ホールト・モードのスイッチング特性
            9. 7.9.4.1.4.9 ホールト・モードのタイミング図
        2. 7.9.4.2 拡張制御ペリフェラル
          1. 7.9.4.2.1 拡張パルス幅変調器 (ePWM) タイミング
            1. 7.9.4.2.1.1 ePWM のタイミング要件
            2. 7.9.4.2.1.2 ePWM のスイッチング特性
          2. 7.9.4.2.2 トリップ・ゾーン入力のタイミング
            1. 7.9.4.2.2.1 トリップ・ゾーン入力のタイミング要件
          3. 7.9.4.2.3 高分解能 PWM のタイミング
            1. 7.9.4.2.3.1 SYSCLKOUT = (60～150MHz) での高分解能 PWM 特性
          4. 7.9.4.2.4 拡張キャプチャ (eCAP) タイミング
            1. 7.9.4.2.4.1 拡張キャプチャ (eCAP) タイミング要件
            2. 7.9.4.2.4.2 eCAP のスイッチング特性
          5. 7.9.4.2.5 拡張直交エンコーダ・パルス (eQEP) モジュールのタイミング
            1. 7.9.4.2.5.1 拡張直交エンコーダ・パルス (eQEP) モジュールのタイミング要件
            2. 7.9.4.2.5.2 eQEP のスイッチング特性
          6. 7.9.4.2.6 ADCの変換開始タイミング
            1. 7.9.4.2.6.1 外部 ADC 変換開始のスイッチング特性
            2. 7.9.4.2.6.2 ADCSOCAO または ADCSOCBO タイミング
        3. 7.9.4.3 外部割り込みのタイミング要件
          1. 7.9.4.3.1 外部割り込みのタイミング要件
          2. 7.9.4.3.2 外部割り込みのスイッチング特性
          3. 7.9.4.3.3 外部割り込みのタイミング図
        4. 7.9.4.4 I2C の電気的仕様およびタイミング
          1. 7.9.4.4.1 I2C のタイミング
        5. 7.9.4.5 シリアル・ペリフェラル・インターフェイス (SPI) のタイミング
          1. 7.9.4.5.1 マスタ・モードのタイミング
            1. 7.9.4.5.1.1 SPI マスタ・モードの外部タイミング (クロック位相 = 0)
            2. 7.9.4.5.1.2 SPI マスタ・モードの外部タイミング (クロック位相 = 1)
          2. 7.9.4.5.2 スレーブ・モードのタイミング
            1. 7.9.4.5.2.1 SPI スレーブ・モードの外部タイミング (クロック位相 = 0)
            2. 7.9.4.5.2.2 SPI スレーブ・モードの外部タイミング (クロック位相 = 1)
        6. 7.9.4.6 マルチチャネル・バッファ付きシリアル・ポート (McBSP) のタイミング
          1. 7.9.4.6.1 McBSP の送信および受信タイミング
            1. 7.9.4.6.1.1 McBSP のタイミング要件
            2. 7.9.4.6.1.2 McBSP のスイッチング特性
          2. 7.9.4.6.2 SPI マスタまたはスレーブとしての McBSP タイミング
            1. 7.9.4.6.2.1 SPI マスタまたはスレーブとしての McBSP タイミング要件 (CLKSTP = 10b、CLKXP = 0)
            2. 7.9.4.6.2.2 SPI マスタまたはスレーブとしての McBSP スイッチング特性 (CLKSTP = 10b、CLKXP = 0)
            3. 7.9.4.6.2.3 SPI マスタまたはスレーブとしての McBSP タイミング要件 (CLKSTP = 11b、CLKXP = 0)
            4. 7.9.4.6.2.4 SPI マスタまたはスレーブとしての McBSP スイッチング特性 (CLKSTP = 11b、CLKXP = 0)
            5. 7.9.4.6.2.5 SPI マスタまたはスレーブとしての McBSP タイミング要件 (CLKSTP = 10b、CLKXP = 1)
            6. 7.9.4.6.2.6 SPI マスタまたはスレーブとしての McBSP スイッチング特性 (CLKSTP = 10b、CLKXP = 1)
            7. 7.9.4.6.2.7 SPI マスタまたはスレーブとしての McBSP タイミング要件 (CLKSTP = 11b、CLKXP = 1)
            8. 7.9.4.6.2.8 SPI マスタまたはスレーブとしての McBSP スイッチング特性 (CLKSTP = 11b、CLKXP = 1)
      5. 7.9.5 MCU への JTAG デバッグ・プローブ接続 (信号バッファなし)
      6. 7.9.6 外部インターフェイス (XINTF) のタイミング
        1. 7.9.6.1 USEREADY = 0
        2. 7.9.6.2 同期モード (USEREADY = 1、READYMODE = 0)
        3. 7.9.6.3 非同期モード (USEREADY = 1、READYMODE = 1)
        4. 7.9.6.4 XINTF 信号の XCLKOUT への整列
        5. 7.9.6.5 外部インターフェイスの読み取りタイミング
          1. 7.9.6.5.1 外部インターフェイスの読み取りタイミング要件
          2. 7.9.6.5.2 外部インターフェイス読み取りのスイッチング特性
        6. 7.9.6.6 外部インターフェイスの書き込みタイミング
          1. 7.9.6.6.1 外部インターフェイス書き込みのスイッチング特性
        7. 7.9.6.7 外部インターフェイス読み取り時レディのタイミング (1つの外部ウェイト状態)
          1. 7.9.6.7.1 外部インターフェイス読み取りのスイッチング特性 (読み取り時のレディ、1つのウェイト状態)
          2. 7.9.6.7.2 外部インターフェイスの読み取りタイミング要件 (読み取り時のレディ、1つのウェイト状態)
          3. 7.9.6.7.3 同期 XREADY のタイミング要件 (読み取り時のレディ、1つのウェイト状態)
          4. 7.9.6.7.4 非同期 XREADY のタイミング要件 (読み取り時のレディ、1つのウェイト状態)
        8. 7.9.6.8 外部インターフェイス書き込み時レディのタイミング (1つの外部ウェイト状態)
          1. 7.9.6.8.1 外部インターフェイス書き込みのスイッチング特性 (書き込み時のレディ、1つのウェイト状態)
          2. 7.9.6.8.2 同期 XREADY のタイミング要件 (書き込み時のレディ、1つのウェイト状態)
          3. 7.9.6.8.3 非同期 XREADY のタイミング要件 (書き込み時のレディ、1つのウェイト状態)
        9. 7.9.6.9 XHOLD および XHOLDA のタイミング
          1. 7.9.6.9.1 XHOLD/ XHOLDA のタイミング要件 (XCLKOUT = XTIMCLK)
          2. 7.9.6.9.2 XHOLD/XHOLDA のタイミング要件 (XCLKOUT = 1/2 XTIMCLK)
      7. 7.9.7 フラッシュ のタイミング
        1. 7.9.7.1 A および S 温度仕様品のフラッシュ耐久性
        2. 7.9.7.2 Q 温度仕様品のフラッシュ耐久性
        3. 7.9.7.3 150MHz SYSCLKOUT でのフラッシュ・パラメータ
        4. 7.9.7.4 フラッシュ / OTP アクセス・タイミング
        5. 7.9.7.5 フラッシュ・データ保持期間
    10. 7.10 オンチップ A/D コンバータ
      1. 7.10.1 ADC の電気的特性 (推奨動作条件範囲内)
      2. 7.10.2 ADC パワーアップ制御ビットのタイミング
        1. 7.10.2.1 ADC パワーアップ遅延
        2. 7.10.2.2 各種 ADC 構成での標準消費電流 (25MHz ADCCLK 時)
      3. 7.10.3 定義
      4. 7.10.4 シーケンシャル・サンプリング・モード (シングル・チャネル) (SMODE = 0)
        1. 7.10.4.1 シーケンシャル・サンプリング・モードのタイミング
      5. 7.10.5 同時サンプリング・モード (デュアル・チャネル) (SMODE = 1)
        1. 7.10.5.1 同時サンプリング・モードのタイミング
      6. 7.10.6 詳細説明
    11. 7.11 F2833x デバイスと F2823x デバイス間の移行
  8. 8 詳細説明
    1. 8.1 概要
      1. 8.1.1  C28x CPU
      2. 8.1.2  メモリ・バス (ハーバード・バス・アーキテクチャ)
      3. 8.1.3  ペリフェラル・バス
      4. 8.1.4  リアルタイムの JTAG および分析
      5. 8.1.5  外部インターフェイス (XINTF)
      6. 8.1.6  フラッシュ
      7. 8.1.7  M0、M1 SARAM
      8. 8.1.8  L0、L1、L2、L3、L4、 L5、L6、L7 SARAM
      9. 8.1.9  ブート ROM
        1. 8.1.9.1 ブートローダが使用するペリフェラル・ピン
      10. 8.1.10 セキュリティ
      11. 8.1.11 ペリフェラル割り込み拡張 (PIE) ブロック
      12. 8.1.12 外部割り込み (XINT1～XINT7、XNMI)
      13. 8.1.13 発振器および PLL
      14. 8.1.14 ウォッチドッグ
      15. 8.1.15 ペリフェラル・クロック
      16. 8.1.16 低消費電力モード
      17. 8.1.17 ペリフェラル・フレーム 0、1、2、3 (PFn)
      18. 8.1.18 汎用入出力 (GPIO) マルチプレクサ
      19. 8.1.19 32 ビット CPU タイマ (0、1、2)
      20. 8.1.20 制御ペリフェラル
      21. 8.1.21 シリアル・ポート・ペリフェラル
    2. 8.2 ペリフェラル
      1. 8.2.1  DMAの概要
      2. 8.2.2  32 ビット CPU タイマ 0、CPU タイマ 1、CPU タイマ 2
      3. 8.2.3  拡張 PWM モジュール
      4. 8.2.4  高分解能 PWM (HRPWM)
      5. 8.2.5  拡張 CAP モジュール
      6. 8.2.6  拡張 QEP モジュール
      7. 8.2.7  A/D コンバータ (ADC) モジュール
        1. 8.2.7.1 ADC を使用しない場合の ADC 接続
        2. 8.2.7.2 ADC レジスタ
        3. 8.2.7.3 ADC 較正
      8. 8.2.8  マルチチャネル・バッファ付きシリアル・ポート (McBSP) モジュール
      9. 8.2.9  拡張コントローラ・エリア・ネットワーク (eCAN) モジュール (eCAN-A および eCAN-B)
      10. 8.2.10 シリアル通信インターフェイス (SCI) モジュール (SCI-A、SCI-B、SCI-C)
      11. 8.2.11 シリアル・ペリフェラル・インターフェイス (SPI) モジュール (SPI-A)
      12. 8.2.12 I2C (Inter-Integrated Circuit)
      13. 8.2.13 GPIO マルチプレクサ
      14. 8.2.14 外部インターフェイス (XINTF)
    3. 8.3 メモリ・マップ
    4. 8.4 レジスタ・マップ
      1. 8.4.1 デバイス・エミュレーション・レジスタ
    5. 8.5 割り込み
      1. 8.5.1 外部割り込み
    6. 8.6 システム制御
      1. 8.6.1 OSC および PLL ブロック
        1. 8.6.1.1 外部基準発振器クロック・オプション
        2. 8.6.1.2 PLLベースのクロック・モジュール
        3. 8.6.1.3 入力クロック喪失
      2. 8.6.2 ウォッチドッグ・ブロック
    7. 8.7 低消費電力モード・ブロック
  9. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 TI リファレンス・デザイン
  10. 10デバイスおよびドキュメントのサポート
    1. 10.1 使い始めと次の手順
    2. 10.2 デバイスおよび開発ツールの命名規則
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 Electrostatic Discharge Caution
    8. 10.8 Glossary
  11. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ再設計の詳細
    2. 11.2 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ZJZ|176
  • PTP|176
サーマルパッド・メカニカル・データ
発注情報

8.2.13 GPIO マルチプレクサ

2833x/2823x デバイスでは、GPIO MUX (マルチプレクサ) は 1 つの GPIO ピンに対して最大 3 つの独立したペリフェラル信号を多重化でき、さらに個別のピンでのビット・バンギングによる I/O 機能も提供します。図 8-18 に、ピンごとの GPIO MUX ブロック図 を示します。I2C ピンのオープン・ドレイン機能により、これらのピンの GPIO MUX ブロック図が異なっています。 詳細 については、『TMS320x2833x、TMS320x2823x リアルタイム・マイクロコントローラ・テクニカル・リファレンス・マニュアル』 の「システム制御および割り込み」の章を参照してください。

注:

GPxMUXn および GPxQSELn レジスタへの書き込みを行ってからその動作が有効になるまでには、2 SYSCLKOUT サイクルの遅延があります。

GUID-CA1489B6-ED5C-4E9C-8F8E-4D0B6D98ACAB-low.gif
A. x は、A または B のポートを表します。たとえば、GPxDIR は、選択した GPIO ピンに応じて、GPADIR レジスタと GPBDIR レジスタのいずれかを表します。
B. GPxDAT のラッチ / 読み取りは、同じメモリ領域からアクセスできます。
C. これは、一般的な GPIO MUX のブロック図です。すべてのオプションが、すべての GPIO ピンに適用できるわけではありません。 ピン固有のバリエーションについては、 『TMS320x2833x、TMS320x2823x リアルタイム・マイクロコントローラ・テクニカル・リファレンス・マニュアル』 の「システム制御および割り込み」の章を参照してください。
図 8-18 GPIO マルチプレクサのブロック図

このデバイスは、88 本の GPIO ピンを備えています。GPIO 制御レジスタとデータ・レジスタは、ペリフェラル・フレーム 1 にマップされ、レジスタで (16 ビット動作とともに) 32 ビット動作が可能になります。表 8-17 に、GPIO レジスタのマッピングを示します。

表 8-17 GPIO レジスタ
名称 アドレス サイズ (x16) 説明
GPIO 制御レジスタ (EALLOW 保護)
GPACTRL 0x6F80 2 GPIO A 制御レジスタ (GPIO0～31)
GPAQSEL1 0x6F82 2 GPIO A フィルタ選択 1 レジスタ (GPIO0～15)
GPAQSEL2 0x6F84 2 GPIO A フィルタ選択 2 レジスタ (GPIO16～31)
GPAMUX1 0x6F86 2 GPIO A MUX 1 レジスタ (GPIO0～15)
GPAMUX2 0x6F88 2 GPIO A MUX 2 レジスタ (GPIO16～31)
GPADIR 0x6F8A 2 GPIO A 方向レジスタ (GPIO0～31)
GPAPUD 0x6F8C 2 GPIO A プルアップ・ディセーブル・レジスタ (GPIO0～31)
予約済み 0x6F8E～0x6F8F 2
GPBCTRL 0x6F90 2 GPIO B 制御レジスタ (GPIO32～63)
GPBQSEL1 0x6F92 2 GPIO B フィルタ選択 1 レジスタ (GPIO32～47)
GPBQSEL2 0x6F94 2 GPIOB フィルタ選択 2 レジスタ (GPIO48～63)
GPBMUX1 0x6F96 2 GPIO B MUX 1 レジスタ (GPIO32～47)
GPBMUX2 0x6F98 2 GPIO B MUX 2 レジスタ (GPIO48～63)
GPBDIR 0x6F9A 2 GPIO B 方向レジスタ (GPIO32～63)
GPBPUD 0x6F9C 2 GPIO B プルアップ・ディセーブル・レジスタ (GPIO32～63)
予約済み 0x6F9E～0x6FA5 8
GPCMUX1 0x6FA6 2 GPIO C MUX1 レジスタ (GPIO64～79)
GPCMUX2 0x6FA8 2 GPIO C MUX2 レジスタ (GPIO80～87)
GPCDIR 0x6FAA 2 GPIO C 方向レジスタ (GPIO64～87)
GPCPUD 0x6FAC 2 GPIO C プルアップ・ディセーブル・レジスタ (GPIO64～87)
予約済み 0x6FAE～0x6FBF 18
GPIO データ・レジスタ (EALLOW 保護なし)
GPADAT 0x6FC0 2 GPIO A データ・レジスタ (GPIO0～31)
GPASET 0x6FC2 2 GPIO A データ・セット・レジスタ (GPIO0～31)
GPACLEAR 0x6FC4 2 GPIO A データ・クリア・レジスタ (GPIO0～31)
GPATOGGLE 0x6FC6 2 GPIO A データ・トグル・レジスタ (GPIO0～31)
GPBDAT 0x6FC8 2 GPIO B データ・レジスタ (GPIO32～63)
GPBSET 0x6FCA 2 GPIO B データ・セット・レジスタ (GPIO32 ~ 63)
GPBCLEAR 0x6FCC 2 GPIO B データ・クリア・レジスタ (GPIO32～63)
GPBTOGGLE 0x6FCE 2 GPIOB データ・トグル・レジスタ (GPIO32～63)
GPCDAT 0x6FD0 2 GPIO C データ・レジスタ (GPIO64～87)
GPCSET 0x6FD2 2 GPIO C データ・セット・レジスタ (GPIO64～87)
GPCCLEAR 0x6FD4 2 GPIO C データ・クリア・レジスタ (GPIO64～87)
GPCTOGGLE 0x6FD6 2 GPIO C データ・トグル・レジスタ (GPIO64～87)
予約済み 0x6FD8～0x6FDF 8
GPIO 割り込みおよび低消費電力モード選択レジスタ (EALLOW 保護)
GPIOXINT1SEL 0x6FE0 1 XINT1 GPIO 入力選択レジスタ (GPIO0～31)
GPIOXINT2SEL 0x6FE1 1 XINT2 GPIO 入力選択レジスタ (GPIO0～31)
GPIOXNMISEL 0x6FE2 1 XNMI GPIO 入力選択レジスタ (GPIO0～31)
GPIOXINT3SEL 0x6FE3 1 XINT3 GPIO 入力選択レジスタ (GPIO32～63)
GPIOXINT4SEL 0x6FE4 1 XINT4 GPIO 入力選択レジスタ (GPIO32～63)
GPIOXINT5SEL 0x6FE5 1 XINT5 GPIO 入力選択レジスタ (GPIO32～63)
GPIOXINT6SEL 0x6FE6 1 XINT6 GPIO 入力選択レジスタ (GPIO32～63)
GPIOINT7SEL 0x6FE7 1 XINT7 GPIO 入力選択レジスタ (GPIO32～63)
GPIOLPMSEL 0x6FE8 2 LPM GPIO 選択レジスタ (GPIO0～31)
予約済み 0x6FEA～0x6FFF 22
表 8-18 GPIO-A MUX ペリフェラル選択マトリックス
レジスタ・ビット ペリフェラルの選択
GPADIR
GPADAT
GPASET
GPACLR
GPATOGGLE		 GPAMUX1
GPAQSEL1		 GPIOx
GPAMUX1 = 0、0		 PER1
GPAMUX1 = 0、1		 PER2
GPAMUX1 = 1、0		 PER3
GPAMUX1 = 1、1
QUALPRD0 0 1、0 GPIO0 (I/O) EPWM1A (O) 予約済み 予約済み
1 3、2 GPIO1 (I/O) EPWM1B (O) ECAP6 (I/O) MFSRB (I/O)
2 5、4 GPIO2 (I/O) EPWM2A (O) 予約済み 予約済み
3 7、6 GPIO3 (I/O) EPWM2B (O) ECAP5 (I/O) MCLKRB (I/O)
4 9、8 GPIO4 (I/O) EPWM3A (O) 予約済み 予約済み
5 11、10 GPIO5 (I/O) EPWM3B (O) MFSRA (I/O) ECAP1 (I/O)
6 13、12 GPIO6 (I/O) EPWM4A (O) EPWMSYNCI (I) EPWMSYNCO (O)
7 15、14 GPIO7 (I/O) EPWM4B (O) MCLKRA (I/O) ECAP2 (I/O)
QUALPRD1 8 17、16 GPIO8 (I/O) EPWM5A (O) CANTXB (O) ADCSOCAO (O)
9 19、18 GPIO9 (I/O) EPWM5B (O) SCITXDB (O) ECAP3 (I/O)
10 21、20 GPIO10 (I/O) EPWM6A (O) CANRXB (I) ADCSOCBO (O)
11 23、22 GPIO11 (I/O) EPWM6B (O) SCIRXDB (I) ECAP4 (I/O)
12 25、24 GPIO12 (I/O) TZ1 (I) CANTXB (O) MDXB (O)
13 27、26 GPIO13 (I/O) TZ2 (I) CANRXB (I) MDRB (I)
14 29、28 GPIO14 (I/O) TZ3 (I)/ XHOLD (I) SCITXDB (O) MCLKXB (I/O)
15 31、30 GPIO15 (I/O) TZ4 (I)/ XHOLDA (O) SCIRXDB (I) MFSXB (I/O)
GPAMUX2
GPAQSEL2		 GPAMUX2 = 0、0 GPAMUX2 = 0、1 GPAMUX2 = 1、0 GPAMUX2 = 1、1
QUALPRD2 16 1、0 GPIO16 (I/O) SPISIMOA (I/O) CANTXB (O) TZ5 (I)
17 3、2 GPIO17 (I/O) SPISOMIA (I/O) CANRXB (I) TZ6 (I)
18 5、4 GPIO18 (I/O) SPICLKA (I/O) SCITXDB (O) CANRXA (I)
19 7、6 GPIO19 (I/O) SPISTEA (I/O) SCIRXDB (I) CANTXA (O)
20 9、8 GPIO20 (I/O) EQEP1A (I) MDXA (O) CANTXB (O)
21 11、10 GPIO21 (I/O) EQEP1B (I) MDRA (I) CANRXB (I)
22 13、12 GPIO22 (I/O) EQEP1S (I/O) MCLKXA (I/O) SCITXDB (O)
23 15、14 GPIO23 (I/O) EQEP1I (I/O) MFSXA (I/O) SCIRXDB (I)
QUALPRD3 24 17、16 GPIO24 (I/O) ECAP1 (I/O) EQEP2A (I) MDXB (O)
25 19、18 GPIO25 (I/O) ECAP2 (I/O) EQEP2B (I) MDRB (I)
26 21、20 GPIO26 (I/O) ECAP3 (I/O) EQEP2I (I/O) MCLKXB (I/O)
27 23、22 GPIO27 (I/O) ECAP4 (I/O) EQEP2S (I/O) MFSXB (I/O)
28 25、24 GPIO28 (I/O) SCIRXDA (I) XZCS6 (O)
29 27、26 GPIO29 (I/O) SCITXDA (O) XA19 (O)
30 29、28 GPIO30 (I/O) CANRXA (I) XA18 (O)
31 31、30 GPIO31 (I/O) CANTXA (O) XA17 (O)
表 8-19 GPIO-B MUX ペリフェラル選択マトリックス
レジスタ・ビット ペリフェラルの選択
GPBDIR
GPBDAT
GPBSET
GPBCLR
GPBTOGGLE		 GPBMUX1
GPBQSEL1		 GPIOx
GPBMUX1 = 0、0		 PER1
GPBMUX1 = 0、1		 PER2
GPBMUX1 = 1、0		 PER3
GPBMUX1 = 1、1
QUALPRD0 0 1、0 GPIO32 (I/O) SDAA (I/OC)(1) EPWMSYNCI (I) ADCSOCAO (O)
1 3、2 GPIO33 (I/O) SCLA (I/OC)(1) EPWMSYNCO (O) ADCSOCBO (O)
2 5、4 GPIO34 (I/O) ECAP1 (I/O) XREADY (I)
3 7、6 GPIO35 (I/O) SCITXDA (O) XR/ W (O)
4 9、8 GPIO36 (I/O) SCIRXDA (I) XZCS0 (O)
5 11、10 GPIO37 (I/O) ECAP2 (I/O) XZCS7 (O)
6 13、12 GPIO38 (I/O) 予約済み XWE0 (O)
7 15、14 GPIO39 (I/O) XA16 (O)
QUALPRD1 8 17、16 GPIO40 (I/O) XA0/ XWE1 (O)
9 19、18 GPIO41 (I/O) XA1 (O)
10 21、20 GPIO42 (I/O) XA2 (O)
11 23、22 GPIO43 (I/O) XA3 (O)
12 25、24 GPIO44 (I/O) XA4 (O)
13 27、26 GPIO45 (I/O) XA5 (O)
14 29、28 GPIO46 (I/O) XA6 (O)
15 31、30 GPIO47 (I/O) XA7 (O)
GPBMUX2
GPBQSEL2		 GPBMUX2 = 0、0 GPBMUX2 = 0、1 GPBMUX2 = 1、0 GPBMUX2 = 1、1
QUALPRD2 16 1、0 GPIO48 (I/O) ECAP5 (I/O) XD31 (I/O)
17 3、2 GPIO49 (I/O) ECAP6 (I/O) XD30 (I/O)
18 5、4 GPIO50 (I/O) EQEP1A (I) XD29 (I/O)
19 7、6 GPIO51 (I/O) EQEP1B (I) XD28 (I/O)
20 9、8 GPIO52 (I/O) EQEP1S (I/O) XD27 (I/O)
21 11、10 GPIO53 (I/O) EQEP1I (I/O) XD26 (I/O)
22 13、12 GPIO54 (I/O) SPISIMOA (I/O) XD25 (I/O)
23 15、14 GPIO55 (I/O) SPISOMIA (I/O) XD24 (I/O)
QUALPRD3 24 17、16 GPIO56 (I/O) SPICLKA (I/O) XD23 (I/O)
25 19、18 GPIO57 (I/O) SPISTEA (I/O) XD22 (I/O)
26 21、20 GPIO58 (I/O) MCLKRA (I/O) XD21 (I/O)
27 23、22 GPIO59 (I/O) MFSRA (I/O) XD20 (I/O)
28 25、24 GPIO60 (I/O) MCLKRB (I/O) XD19 (I/O)
29 27、26 GPIO61 (I/O) MFSRB (I/O) XD18 (I/O)
30 29、28 GPIO62 (I/O) SCIRXDC (I) XD17 (I/O)
31 31、30 GPIO63 (I/O) SCITXDC (O) XD16 (I/O)
(1) オープン・ドレイン
表 8-20 GPIO-C MUX ペリフェラル選択マトリックス
レジスタ・ビット ペリフェラルの選択
GPCDIR
GPCDAT
GPCSET
GPCCLR
GPCTOGGLE		 GPCMUX1 GPIOx または PER1
GPCMUX1 = 0、0 または 0、1		 PER2 または PER3
GPCMUX1 = 1、0 または 1、1
フィルタなし 0 1、0 GPIO64 (I/O) XD15 (I/O)
1 3、2 GPIO65 (I/O) XD14 (I/O)
2 5、4 GPIO66 (I/O) XD13 (I/O)
3 7、6 GPIO67 (I/O) XD12 (I/O)
4 9、8 GPIO68 (I/O) XD11 (I/O)
5 11、10 GPIO69 (I/O) XD10 (I/O)
6 13、12 GPIO70 (I/O) XD9 (I/O)
7 15、14 GPIO71 (I/O) XD8 (I/O)
フィルタなし 8 17、16 GPIO72 (I/O) XD7 (I/O)
9 19、18 GPIO73 (I/O) XD6 (I/O)
10 21、20 GPIO74 (I/O) XD5 (I/O)
11 23、22 GPIO75 (I/O) XD4 (I/O)
12 25、24 GPIO76 (I/O) XD3 (I/O)
13 27、26 GPIO77 (I/O) XD2 (I/O)
14 29、28 GPIO78 (I/O) XD1 (I/O)
15 31、30 GPIO79 (I/O) XD0 (I/O)
GPCMUX2 GPCMUX2 = 0、0 または 0、1 GPCMUX2 = 1、0 または 1、1
フィルタなし 16 1、0 GPIO80 (I/O) XA8 (O)
17 3、2 GPIO81 (I/O) XA9 (O)
18 5、4 GPIO82 (I/O) XA10 (O)
19 7、6 GPIO83 (I/O) XA11 (O)
20 9、8 GPIO84 (I/O) XA12 (O)
21 11、10 GPIO85 (I/O) XA13 (O)
22 13、12 GPIO86 (I/O) XA14 (O)
23 15、14 GPIO87 (I/O) XA15 (O)

ユーザーは、GPxQSEL1/2 レジスタを使って、各 GPIO ピンの入力フィルタのタイプを次の 4 つの選択肢から選択できます。

  • SYSCLKOUT への同期のみ (GPxQSEL1/2 = 0、0)：これはリセット時のすべての GPIO ピンに対するデフォルト・モードであり、入力信号を単にシステム・クロック (SYSCLKOUT) に同期させるだけです。
  • サンプリング・ウィンドウを使用したフィルタリング (GPxQSEL1/2 = 0、1 および 1、0)：このモードでは、入力信号をシステム・クロック (SYSCLKOUT) と同期させてから、指定されたサイクル数にわたってフィルタリングした後、入力の変化が許可されます。
    GUID-97587CB1-7282-4DD8-9502-0786E1A20B66-low.gif図 8-19 サンプリング・ウィンドウを使用したフィルタリング
  • サンプリング期間を GPxCTRL レジスタの QUALPRD ビットで指定します。8 つの信号グループに対してまとめて設定できます。入力信号をサンプリングする期間として、SYSCLKOUT のサイクル数を指定します。サンプリング・ウィンドウは、3 サンプルまたは 6 サンプルのどちらかです。図 8-19 (6 サンプル・モードの場合) に示すように、すべてのサンプルが同じ (すべて 0 またはすべて 1) である場合のみ出力が変更されます。
  • 同期なし (GPxQSEL1/2 = 1、1)：このモードは、同期が不要なペリフェラル (ペリフェラル内で同期が実行される) に使用されます。

デバイスではマルチレベルの多重化が必要であるため、ペリフェラル入力信号を複数の GPIO ピンにマッピングできるようになっている場合があります。また、入力信号が選択されていない場合、ペリフェラルに応じて、その入力信号はデフォルトで 0 または 1 の状態になります。