JAJSFZ5Q June   2007  – August 2022 TMS320F28232 , TMS320F28232-Q1 , TMS320F28234 , TMS320F28234-Q1 , TMS320F28235 , TMS320F28235-Q1 , TMS320F28332 , TMS320F28333 , TMS320F28334 , TMS320F28335 , TMS320F28335-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1. 3.1 機能ブロック図
  4. 4 改訂履歴
  5. 5 デバイスの比較
    1. 5.1 関連製品
  6. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 信号の説明
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格 - 車載用
    3. 7.3  ESD 定格 - 民生用
    4. 7.4  推奨動作条件
    5. 7.5  消費電力の概略
      1. 7.5.1 TMS320F28335/F28235 電源ピンでの消費電流 (150MHz SYSCLKOUT)
      2. 7.5.2 TMS320F2834/F28234 電源ピンでの消費電流 (150MHz SYSCLKOUT)
      3. 7.5.3 消費電流の低減
      4. 7.5.4 消費電流のグラフ
    6. 7.6  電気的特性
    7. 7.7  熱抵抗特性
      1. 7.7.1 PGF パッケージ
      2. 7.7.2 PTP パッケージ
      3. 7.7.3 ZHH パッケージ
      4. 7.7.4 ZAY パッケージ
      5. 7.7.5 ZJZ パッケージ
    8. 7.8  熱設計の検討事項
    9. 7.9  タイミングおよびスイッチング特性
      1. 7.9.1 タイミング・パラメータの記号説明
        1. 7.9.1.1 タイミング・パラメータに関する一般的注意事項
        2. 7.9.1.2 テスト負荷回路
        3. 7.9.1.3 デバイス・クロック表
          1. 7.9.1.3.1 クロックおよび命名規則 (150MHz デバイス)
          2. 7.9.1.3.2 クロックおよび命名規則 (100MHz デバイス)
      2. 7.9.2 電源シーケンス
        1. 7.9.2.1 パワー・マネージメントおよび監視回路ソリューション
        2. 7.9.2.2 リセット (XRS) のタイミング要件
      3. 7.9.3 クロックの要件および特性
        1. 7.9.3.1 入力クロック周波数
        2. 7.9.3.2 XCLKIN のタイミング要件 – PLL イネーブル
        3. 7.9.3.3 XCLKIN のタイミング要件 – PLL ディセーブル
        4. 7.9.3.4 XCLKOUT のスイッチング特性 (PLL バイパスまたはイネーブル)
        5. 7.9.3.5 タイミング図
      4. 7.9.4 ペリフェラル
        1. 7.9.4.1 汎用入出力 (GPIO)
          1. 7.9.4.1.1 GPIO - 出力タイミング
            1. 7.9.4.1.1.1 汎用出力のスイッチング特性
          2. 7.9.4.1.2 GPIO - 入力タイミング
            1. 7.9.4.1.2.1 汎用入力のタイミング要件
          3. 7.9.4.1.3 入力信号のサンプリング・ウィンドウ幅
          4. 7.9.4.1.4 低消費電力モードのウェークアップ・タイミング
            1. 7.9.4.1.4.1 アイドル・モードのタイミング要件
            2. 7.9.4.1.4.2 アイドル・モードのスイッチング特性
            3. 7.9.4.1.4.3 アイドル・モードのタイミング図
            4. 7.9.4.1.4.4 スタンバイ・モードのタイミング要件
            5. 7.9.4.1.4.5 スタンバイ・モードのスイッチング特性
            6. 7.9.4.1.4.6 スタンバイ・モードのタイミング図
            7. 7.9.4.1.4.7 ホールト・モードのタイミング要件
            8. 7.9.4.1.4.8 ホールト・モードのスイッチング特性
            9. 7.9.4.1.4.9 ホールト・モードのタイミング図
        2. 7.9.4.2 拡張制御ペリフェラル
          1. 7.9.4.2.1 拡張パルス幅変調器 (ePWM) タイミング
            1. 7.9.4.2.1.1 ePWM のタイミング要件
            2. 7.9.4.2.1.2 ePWM のスイッチング特性
          2. 7.9.4.2.2 トリップ・ゾーン入力のタイミング
            1. 7.9.4.2.2.1 トリップ・ゾーン入力のタイミング要件
          3. 7.9.4.2.3 高分解能 PWM のタイミング
            1. 7.9.4.2.3.1 SYSCLKOUT = (60～150MHz) での高分解能 PWM 特性
          4. 7.9.4.2.4 拡張キャプチャ (eCAP) タイミング
            1. 7.9.4.2.4.1 拡張キャプチャ (eCAP) タイミング要件
            2. 7.9.4.2.4.2 eCAP のスイッチング特性
          5. 7.9.4.2.5 拡張直交エンコーダ・パルス (eQEP) モジュールのタイミング
            1. 7.9.4.2.5.1 拡張直交エンコーダ・パルス (eQEP) モジュールのタイミング要件
            2. 7.9.4.2.5.2 eQEP のスイッチング特性
          6. 7.9.4.2.6 ADCの変換開始タイミング
            1. 7.9.4.2.6.1 外部 ADC 変換開始のスイッチング特性
            2. 7.9.4.2.6.2 ADCSOCAO または ADCSOCBO タイミング
        3. 7.9.4.3 外部割り込みのタイミング要件
          1. 7.9.4.3.1 外部割り込みのタイミング要件
          2. 7.9.4.3.2 外部割り込みのスイッチング特性
          3. 7.9.4.3.3 外部割り込みのタイミング図
        4. 7.9.4.4 I2C の電気的仕様およびタイミング
          1. 7.9.4.4.1 I2C のタイミング
        5. 7.9.4.5 シリアル・ペリフェラル・インターフェイス (SPI) のタイミング
          1. 7.9.4.5.1 マスタ・モードのタイミング
            1. 7.9.4.5.1.1 SPI マスタ・モードの外部タイミング (クロック位相 = 0)
            2. 7.9.4.5.1.2 SPI マスタ・モードの外部タイミング (クロック位相 = 1)
          2. 7.9.4.5.2 スレーブ・モードのタイミング
            1. 7.9.4.5.2.1 SPI スレーブ・モードの外部タイミング (クロック位相 = 0)
            2. 7.9.4.5.2.2 SPI スレーブ・モードの外部タイミング (クロック位相 = 1)
        6. 7.9.4.6 マルチチャネル・バッファ付きシリアル・ポート (McBSP) のタイミング
          1. 7.9.4.6.1 McBSP の送信および受信タイミング
            1. 7.9.4.6.1.1 McBSP のタイミング要件
            2. 7.9.4.6.1.2 McBSP のスイッチング特性
          2. 7.9.4.6.2 SPI マスタまたはスレーブとしての McBSP タイミング
            1. 7.9.4.6.2.1 SPI マスタまたはスレーブとしての McBSP タイミング要件 (CLKSTP = 10b、CLKXP = 0)
            2. 7.9.4.6.2.2 SPI マスタまたはスレーブとしての McBSP スイッチング特性 (CLKSTP = 10b、CLKXP = 0)
            3. 7.9.4.6.2.3 SPI マスタまたはスレーブとしての McBSP タイミング要件 (CLKSTP = 11b、CLKXP = 0)
            4. 7.9.4.6.2.4 SPI マスタまたはスレーブとしての McBSP スイッチング特性 (CLKSTP = 11b、CLKXP = 0)
            5. 7.9.4.6.2.5 SPI マスタまたはスレーブとしての McBSP タイミング要件 (CLKSTP = 10b、CLKXP = 1)
            6. 7.9.4.6.2.6 SPI マスタまたはスレーブとしての McBSP スイッチング特性 (CLKSTP = 10b、CLKXP = 1)
            7. 7.9.4.6.2.7 SPI マスタまたはスレーブとしての McBSP タイミング要件 (CLKSTP = 11b、CLKXP = 1)
            8. 7.9.4.6.2.8 SPI マスタまたはスレーブとしての McBSP スイッチング特性 (CLKSTP = 11b、CLKXP = 1)
      5. 7.9.5 MCU への JTAG デバッグ・プローブ接続 (信号バッファなし)
      6. 7.9.6 外部インターフェイス (XINTF) のタイミング
        1. 7.9.6.1 USEREADY = 0
        2. 7.9.6.2 同期モード (USEREADY = 1、READYMODE = 0)
        3. 7.9.6.3 非同期モード (USEREADY = 1、READYMODE = 1)
        4. 7.9.6.4 XINTF 信号の XCLKOUT への整列
        5. 7.9.6.5 外部インターフェイスの読み取りタイミング
          1. 7.9.6.5.1 外部インターフェイスの読み取りタイミング要件
          2. 7.9.6.5.2 外部インターフェイス読み取りのスイッチング特性
        6. 7.9.6.6 外部インターフェイスの書き込みタイミング
          1. 7.9.6.6.1 外部インターフェイス書き込みのスイッチング特性
        7. 7.9.6.7 外部インターフェイス読み取り時レディのタイミング (1つの外部ウェイト状態)
          1. 7.9.6.7.1 外部インターフェイス読み取りのスイッチング特性 (読み取り時のレディ、1つのウェイト状態)
          2. 7.9.6.7.2 外部インターフェイスの読み取りタイミング要件 (読み取り時のレディ、1つのウェイト状態)
          3. 7.9.6.7.3 同期 XREADY のタイミング要件 (読み取り時のレディ、1つのウェイト状態)
          4. 7.9.6.7.4 非同期 XREADY のタイミング要件 (読み取り時のレディ、1つのウェイト状態)
        8. 7.9.6.8 外部インターフェイス書き込み時レディのタイミング (1つの外部ウェイト状態)
          1. 7.9.6.8.1 外部インターフェイス書き込みのスイッチング特性 (書き込み時のレディ、1つのウェイト状態)
          2. 7.9.6.8.2 同期 XREADY のタイミング要件 (書き込み時のレディ、1つのウェイト状態)
          3. 7.9.6.8.3 非同期 XREADY のタイミング要件 (書き込み時のレディ、1つのウェイト状態)
        9. 7.9.6.9 XHOLD および XHOLDA のタイミング
          1. 7.9.6.9.1 XHOLD/ XHOLDA のタイミング要件 (XCLKOUT = XTIMCLK)
          2. 7.9.6.9.2 XHOLD/XHOLDA のタイミング要件 (XCLKOUT = 1/2 XTIMCLK)
      7. 7.9.7 フラッシュ のタイミング
        1. 7.9.7.1 A および S 温度仕様品のフラッシュ耐久性
        2. 7.9.7.2 Q 温度仕様品のフラッシュ耐久性
        3. 7.9.7.3 150MHz SYSCLKOUT でのフラッシュ・パラメータ
        4. 7.9.7.4 フラッシュ / OTP アクセス・タイミング
        5. 7.9.7.5 フラッシュ・データ保持期間
    10. 7.10 オンチップ A/D コンバータ
      1. 7.10.1 ADC の電気的特性 (推奨動作条件範囲内)
      2. 7.10.2 ADC パワーアップ制御ビットのタイミング
        1. 7.10.2.1 ADC パワーアップ遅延
        2. 7.10.2.2 各種 ADC 構成での標準消費電流 (25MHz ADCCLK 時)
      3. 7.10.3 定義
      4. 7.10.4 シーケンシャル・サンプリング・モード (シングル・チャネル) (SMODE = 0)
        1. 7.10.4.1 シーケンシャル・サンプリング・モードのタイミング
      5. 7.10.5 同時サンプリング・モード (デュアル・チャネル) (SMODE = 1)
        1. 7.10.5.1 同時サンプリング・モードのタイミング
      6. 7.10.6 詳細説明
    11. 7.11 F2833x デバイスと F2823x デバイス間の移行
  8. 8 詳細説明
    1. 8.1 概要
      1. 8.1.1  C28x CPU
      2. 8.1.2  メモリ・バス (ハーバード・バス・アーキテクチャ)
      3. 8.1.3  ペリフェラル・バス
      4. 8.1.4  リアルタイムの JTAG および分析
      5. 8.1.5  外部インターフェイス (XINTF)
      6. 8.1.6  フラッシュ
      7. 8.1.7  M0、M1 SARAM
      8. 8.1.8  L0、L1、L2、L3、L4、 L5、L6、L7 SARAM
      9. 8.1.9  ブート ROM
        1. 8.1.9.1 ブートローダが使用するペリフェラル・ピン
      10. 8.1.10 セキュリティ
      11. 8.1.11 ペリフェラル割り込み拡張 (PIE) ブロック
      12. 8.1.12 外部割り込み (XINT1～XINT7、XNMI)
      13. 8.1.13 発振器および PLL
      14. 8.1.14 ウォッチドッグ
      15. 8.1.15 ペリフェラル・クロック
      16. 8.1.16 低消費電力モード
      17. 8.1.17 ペリフェラル・フレーム 0、1、2、3 (PFn)
      18. 8.1.18 汎用入出力 (GPIO) マルチプレクサ
      19. 8.1.19 32 ビット CPU タイマ (0、1、2)
      20. 8.1.20 制御ペリフェラル
      21. 8.1.21 シリアル・ポート・ペリフェラル
    2. 8.2 ペリフェラル
      1. 8.2.1  DMAの概要
      2. 8.2.2  32 ビット CPU タイマ 0、CPU タイマ 1、CPU タイマ 2
      3. 8.2.3  拡張 PWM モジュール
      4. 8.2.4  高分解能 PWM (HRPWM)
      5. 8.2.5  拡張 CAP モジュール
      6. 8.2.6  拡張 QEP モジュール
      7. 8.2.7  A/D コンバータ (ADC) モジュール
        1. 8.2.7.1 ADC を使用しない場合の ADC 接続
        2. 8.2.7.2 ADC レジスタ
        3. 8.2.7.3 ADC 較正
      8. 8.2.8  マルチチャネル・バッファ付きシリアル・ポート (McBSP) モジュール
      9. 8.2.9  拡張コントローラ・エリア・ネットワーク (eCAN) モジュール (eCAN-A および eCAN-B)
      10. 8.2.10 シリアル通信インターフェイス (SCI) モジュール (SCI-A、SCI-B、SCI-C)
      11. 8.2.11 シリアル・ペリフェラル・インターフェイス (SPI) モジュール (SPI-A)
      12. 8.2.12 I2C (Inter-Integrated Circuit)
      13. 8.2.13 GPIO マルチプレクサ
      14. 8.2.14 外部インターフェイス (XINTF)
    3. 8.3 メモリ・マップ
    4. 8.4 レジスタ・マップ
      1. 8.4.1 デバイス・エミュレーション・レジスタ
    5. 8.5 割り込み
      1. 8.5.1 外部割り込み
    6. 8.6 システム制御
      1. 8.6.1 OSC および PLL ブロック
        1. 8.6.1.1 外部基準発振器クロック・オプション
        2. 8.6.1.2 PLLベースのクロック・モジュール
        3. 8.6.1.3 入力クロック喪失
      2. 8.6.2 ウォッチドッグ・ブロック
    7. 8.7 低消費電力モード・ブロック
  9. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 TI リファレンス・デザイン
  10. 10デバイスおよびドキュメントのサポート
    1. 10.1 使い始めと次の手順
    2. 10.2 デバイスおよび開発ツールの命名規則
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 Electrostatic Discharge Caution
    8. 10.8 Glossary
  11. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ再設計の詳細
    2. 11.2 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ZJZ|176
  • PGF|176
  • PTP|176
サーマルパッド・メカニカル・データ
発注情報

8.2.10 シリアル通信インターフェイス (SCI) モジュール (SCI-A、SCI-B、SCI-C)

このデバイスには、3 つのシリアル通信インターフェイス (SCI) モジュールが搭載されています。SCI モジュールは、CPU と、標準 NRZ (non-return-to-zero) フォーマットを使用する他の非同期ペリフェラルとの間のデジタル通信をサポートします。SCI のレシーバ および トランスミッタは、ダブル・バッファを備えており、それぞれ独自のイネーブル・ビットと割り込みビットがあります。どちらも、半二重通信用に独立して動作するか、または全二重通信用に同時に動作できます。データの整合性を確保するために、SCI は、受信データのブレーク検出、パリティ、オーバーラン、およびフレーミングエラーをチェックします。ビット・レートは、16 ビットのボー選択レジスタにより、65000 を超えるさまざまな速度にプログラム可能です。

各 SCI モジュールの特長：

  • 2 本の外部ピン：
    • SCITXD：SCI 送信出力ピン
    • SCIRXD：SCI 受信入力ピン
      注: SCI に使用しない場合は、いずれのピンも GPIO として使用できます。
    • 64K の異なるレートにプログラム可能なボーレート：
    GUID-B3E1DF2B-6AE6-4F53-9BC3-8260633DEFD3-low.gif
    注:

    I/O ピンの最大トグル速度については、Topic Link Label7 を参照。

  • データ・ワード・フォーマット
    • 1 ストップ・ビット
    • データ・ワード (1～8 ビットの範囲でワード長をプログラム可能)
    • パリティ・ビット (偶数 / 奇数 / なしを選択可能)
    • 1 または 2 ストップ・ビット
  • 4 つのエラー検出フラグ：パリティ、オーバーラン、フレーム、ブレーク検出
  • 2 つのウェークアップ・マルチプロセッサ・モード：アイドル・ラインおよびアドレス・ビット
  • 半二重または全二重動作
  • ダブル・バッファ付きの受信および送信機能
  • トランスミッタおよびレシーバの動作は、割り込み駆動、またはステータス・フラグのポーリング・アルゴリズムによって実現できます。
    • トランスミッタ：TXRDY フラグ (送信バッファ・レジスタは次の文字の受信準備完了) および TX EMPTY フラグ (送信シフト・レジスタは空)
    • レシーバ：RXRDY フラグ (受信バッファ・レジスタは次の文字の受信準備完了)、BRKDT フラグ (ブレーク条件発生)、RX ERROR フラグ (4 つの割り込み条件の監視)
  • トランスミッタおよびレシーバの割り込み用に個別のイネーブル・ビット (BRKDT を除く)
  • NRZ (nonreturn-to-zero) フォーマット
注:

このモジュールのすべてのレジスタは、ペリフェラル・フレーム 2 に接続された 8 ビット・レジスタです。レジスタにアクセスすると、レジスタ・データは下位バイト (ビット7 ~ 0) になり、上位バイト (ビット15 ~ 8) はゼロとして読み取られます。上位バイトへの書き込みは、何も影響がありません。

拡張機能：

  • 自動ボー検出ハードウェア・ロジック
  • 16 レベルの送信 / 受信 FIFO

SCI ポートの動作は、表 8-12、表 8-13、表 8-14 に示すレジスタによって設定および制御されます。

表 8-12 SCI-A レジスタ
名称(1) アドレス サイズ (x16) 説明
SCICCRA 0x7050 1 SCI-A 通信制御レジスタ
SCICTL1A 0x7051 1 SCI-A 制御レジスタ 1
SCIHBAUDA 0x7052 1 SCI-A ボー・レジスタ、上位ビット
SCILBAUDA 0x7053 1 SCI-A ボー・レジスタ、下位ビット
SCICTL2A 0x7054 1 SCI-A 制御レジスタ 2
SCIRXSTA 0x7055 1 SCI-A 受信ステータス・レジスタ
SCIRXEMUA 0x7056 1 SCI-A 受信エミュレーション・データ・バッファ・レジスタ
SCIRXBUFA 0x7057 1 SCI-A 受信データ・バッファ・レジスタ
SCITXBUFA 0x7059 1 SCI-A 送信データ・バッファ・レジスタ
SCIFFTXA(2) 0x705A 1 SCI-A FIFO 送信レジスタ
SCIFFRXA(2) 0x705B 1 SCI-A FIFO 受信レジスタ
SCIFCTA(2) 0x705C 1 SCI-A FIFO 制御レジスタ
SCIPRIA 0x705F 1 SCI-A 優先順位制御レジスタ
(1) この表のレジスタは、ペリフェラル・フレーム 2 領域にマップされています。この領域では、16 ビット・アクセスのみが可能です。32 ビット・アクセスでは、未定義の結果が発生します。
(2) これらのレジスタは、FIFO モード用の新しいレジスタです。
表 8-13 SCI-B レジスタ
名称(1) アドレス サイズ (x16) 説明
SCICCRB 0x7750 1 SCI-B 通信制御レジスタ
SCICTL1B 0x7751 1 SCI-B 制御レジスタ 1
SCIHBAUDB 0x7752 1 SCI-B ボー・レジスタ、上位ビット
SCILBAUDB 0x7753 1 SCI-B ボー・レジスタ、下位ビット
SCICTL2B 0x7754 1 SCI-B 制御レジスタ 2
SCIRXSTB 0x7755 1 SCI-B 受信ステータス・レジスタ
SCIRXEMUB 0x7756 1 SCI-B 受信エミュレーション・データ・バッファ・レジスタ
SCIRXBUFB 0x7757 1 SCI-B 受信データ・バッファ・レジスタ
SCITXBUFB 0x7759 1 SCI-B 送信データ・バッファ・レジスタ
SCIFFTXB(2) 0x775A 1 SCI-B FIFO 送信レジスタ
SCIFFRXB(2) 0x775B 1 SCI-B FIFO 受信レジスタ
SCIFFCTB(2) 0x775C 1 SCI-B FIFO 制御レジスタ
SCIPRIB 0x775F 1 SCI-B 優先順位制御レジスタ
(1) この表のレジスタは、ペリフェラル・フレーム 2 領域にマップされています。この領域では、16 ビット・アクセスのみが可能です。32 ビット・アクセスでは、未定義の結果が発生します。
(2) これらのレジスタは、FIFO モード用の新しいレジスタです。
表 8-14 SCI-C レジスタ
名称(1) アドレス サイズ (x16) 説明
SCICCRC 0x7770 1 SCI-C 通信制御レジスタ
SCICTL1C 0x7771 1 SCI-C 制御レジスタ 1
SCIHBAUDC 0x7772 1 SCI-C ボー・レジスタ、上位ビット
SCILBAUDC 0x7773 1 SCI-C ボー・レジスタ、下位ビット
SCICTL2C 0x7774 1 SCI-C 制御レジスタ 2
SCIRXSTC 0x7775 1 SCI-C 受信ステータス・レジスタ
SCIRXEMUC 0x7776 1 SCI-C 受信エミュレーション・データ・バッファ・レジスタ
SCIRXBUFC 0x7777 1 SCI-C 受信データ・バッファ・レジスタ
SCITXBUFC 0x7779 1 SCI-C 送信データ・バッファ・レジスタ
SCIFFTXC(2) 0x777A 1 SCI-C FIFO 送信レジスタ
SCIFFRXC(2) 0x777B 1 SCI-C FIFO 受信レジスタ
SCIFFCTC(2) 0x777C 1 SCI-C FIFO 制御レジスタ
SCIPRC 0x777F 1 SCI-C 優先順位制御レジスタ
(1) この表のレジスタは、ペリフェラル・フレーム 2 領域にマップされています。この領域では、16 ビット・アクセスのみが可能です。32 ビット・アクセスでは、未定義の結果が発生します。
(2) これらのレジスタは、FIFO モード用の新しいレジスタです。

図 8-15に、SCI モジュールのブロック図を示します。

GUID-44AFDE94-DD95-4C1C-ADBF-E13F50D53FE2-low.gif図 8-15 シリアル通信インターフェイス (SCI) モジュールのブロック図