JAJSEZ5P December   2013  – February 2024 TMS320F28374D , TMS320F28375D , TMS320F28376D , TMS320F28377D , TMS320F28377D-Q1 , TMS320F28378D , TMS320F28379D , TMS320F28379D-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 信号の説明
      1. 5.2.1 信号の説明
    3. 5.3 内部プルアップおよびプルダウン付きのピン
    4. 5.4 ピン多重化
      1. 5.4.1 GPIO 多重化ピン
      2. 5.4.2 入力クロスバー
      3. 5.4.3 出力クロスバーおよび ePWM クロスバー
      4. 5.4.4 USB ピン多重化
      5. 5.4.5 高速 SPI ピン多重化
    5. 5.5 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 - 民生用
    3. 6.3  ESD 定格 - 車載用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 200MHz SYSCLK でのデバイス消費電流
      2. 6.5.2 消費電流のグラフ
      3. 6.5.3 消費電流の低減
    6. 6.6  電気的特性
    7. 6.7  熱抵抗特性
      1. 6.7.1 ZWT パッケージ
      2. 6.7.2 PTP パッケージ
      3. 6.7.3 PZP パッケージ
    8. 6.8  熱設計の検討事項
    9. 6.9  システム
      1. 6.9.1  電源シーケンス
        1. 6.9.1.1 信号ピンの要件
        2. 6.9.1.2 VDDIO、VDDA、VDD3VFL、VDDOSC の要件
        3. 6.9.1.3 VDD 要件
        4. 6.9.1.4 電源ランプ・レート
          1. 6.9.1.4.1 電源ランプ・レート
        5. 6.9.1.5 電源監視
      2. 6.9.2  リセット・タイミング
        1. 6.9.2.1 リセット ソース
        2. 6.9.2.2 リセットの電気的データおよびタイミング
          1. 6.9.2.2.1 リセット (XRS) のタイミング要件
          2. 6.9.2.2.2 リセット (XRS) スイッチング特性
      3. 6.9.3  クロック仕様
        1. 6.9.3.1 クロック・ソース
        2. 6.9.3.2 クロック周波数、要件、および特性
          1. 6.9.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.9.3.2.1.1 入力クロック周波数
            2. 6.9.3.2.1.2 外部クロック・ソース (水晶振動子ではない) 使用時の X1 入力レベルの特性
            3. 6.9.3.2.1.3 XTAL 発振器の特性
            4. 6.9.3.2.1.4 X1 のタイミング要件 –
            5. 6.9.3.2.1.5 AUXCLKIN のタイミング要件
            6. 6.9.3.2.1.6 PLL ロック時間
          2. 6.9.3.2.2 内部クロック周波数
            1. 6.9.3.2.2.1 内部クロック周波数
          3. 6.9.3.2.3 出力クロックの周波数およびスイッチング特性
            1. 6.9.3.2.3.1 出力クロックの周波数
            2. 6.9.3.2.3.2 XCLKOUT のスイッチング特性 (PLL バイパスまたはイネーブル)
        3. 6.9.3.3 入力クロックおよび PLL
        4. 6.9.3.4 XTAL 発振器
          1. 6.9.3.4.1 はじめに
          2. 6.9.3.4.2 概要
            1. 6.9.3.4.2.1 電気発振回路
              1. 6.9.3.4.2.1.1 動作モード
                1. 6.9.3.4.2.1.1.1 水晶動作モード
                2. 6.9.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.9.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.9.3.4.2.2 水晶振動子
          3. 6.9.3.4.3 機能動作
            1. 6.9.3.4.3.1 ESR – 等価直列抵抗
            2. 6.9.3.4.3.2 Rneg – 負性抵抗
            3. 6.9.3.4.3.3 起動時間
            4. 6.9.3.4.3.4 DL – 励振レベル
          4. 6.9.3.4.4 水晶振動子の選択方法
          5. 6.9.3.4.5 テスト
          6. 6.9.3.4.6 一般的な問題とデバッグのヒント
          7. 6.9.3.4.7 水晶発振回路の仕様
            1. 6.9.3.4.7.1 水晶発振器の電気的特性
            2. 6.9.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
        5. 6.9.3.5 内部発振器
          1. 6.9.3.5.1 内部発振器の電気的特性
      4. 6.9.4  フラッシュ・パラメータ
        1. 6.9.4.1 フラッシュ パラメータ
      5. 6.9.5  RAM の仕様
      6. 6.9.6  ROM の仕様
      7. 6.9.7  エミュレーション / JTAG
        1. 6.9.7.1 JTAG の電気的データおよびタイミング
          1. 6.9.7.1.1 JTAG のタイミング要件
          2. 6.9.7.1.2 JTAG のスイッチング特性
      8. 6.9.8  GPIO の電気的データおよびタイミング
        1. 6.9.8.1 GPIO - 出力タイミング
          1. 6.9.8.1.1 汎用出力のスイッチング特性
        2. 6.9.8.2 GPIO - 入力タイミング
          1. 6.9.8.2.1 汎用入力のタイミング要件
        3. 6.9.8.3 入力信号のサンプリング・ウィンドウ幅
      9. 6.9.9  割り込み
        1. 6.9.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 6.9.9.1.1 外部割り込みのタイミング要件
          2. 6.9.9.1.2 外部割り込みのスイッチング特性
      10. 6.9.10 低消費電力モード
        1. 6.9.10.1 クロック・ゲーティング低消費電力モード
        2. 6.9.10.2 電源をゲーティングする低消費電力モード
        3. 6.9.10.3 低消費電力モードのウェークアップ・タイミング
          1. 6.9.10.3.1 アイドル・モードのタイミング要件
          2. 6.9.10.3.2 アイドル モードのスイッチング特性
          3. 6.9.10.3.3 スタンバイ・モードのタイミング要件
          4. 6.9.10.3.4 スタンバイ モードのスイッチング特性
          5. 6.9.10.3.5 ホールト モードのタイミング要件
          6. 6.9.10.3.6 ホールト モードのスイッチング特性
          7. 6.9.10.3.7 ハイバネーション・モードのタイミング要件
          8. 6.9.10.3.8 ハイバネーション モードのスイッチング特性
      11. 6.9.11 外部メモリ・インターフェイス (EMIF)
        1. 6.9.11.1 非同期メモリのサポート
        2. 6.9.11.2 同期 DRAM のサポート
        3. 6.9.11.3 EMIF の電気的データおよびタイミング
          1. 6.9.11.3.1 非同期 RAM
            1. 6.9.11.3.1.1 EMIF 非同期メモリのタイミング要件
            2. 6.9.11.3.1.2 EMIF 非同期メモリのスイッチング特性
          2. 6.9.11.3.2 同期 RAM
            1. 6.9.11.3.2.1 EMIF 同期メモリのタイミング要件
            2. 6.9.11.3.2.2 EMIF 同期メモリのスイッチング特性
    10. 6.10 アナログ ペリフェラル
      1. 6.10.1 A/D コンバータ (ADC)
        1. 6.10.1.1 ADC の構成可能性
          1. 6.10.1.1.1 信号モード
        2. 6.10.1.2 ADC の電気的データおよびタイミング
          1. 6.10.1.2.1 ADC の動作条件 (16 ビット差動モード)
          2. 6.10.1.2.2 ADC の特性 (16 ビット差動モード)
          3. 6.10.1.2.3 ADC の動作条件 (12ビット シングルエンド モード)
          4. 6.10.1.2.4 ADCの特性 (12 ビット シングルエンド モード)
          5. 6.10.1.2.5 ADCEXTSOC のタイミング要件
          6. 6.10.1.2.6 ADC 入力モデル
            1. 6.10.1.2.6.1 差動入力モデル パラメータ
            2. 6.10.1.2.6.2 シングルエンド入力モデルのパラメータ
          7. 6.10.1.2.7 ADC のタイミング図
            1. 6.10.1.2.7.1 12 ビット モードでの ADC タイミング (SYSCLK サイクル)
            2. 6.10.1.2.7.2 16 ビット モードでの ADC タイミング
        3. 6.10.1.3 温度センサの電気的データおよびタイミング
          1. 6.10.1.3.1 温度センサの電気的特性
      2. 6.10.2 コンパレータ・サブシステム (CMPSS)
        1. 6.10.2.1 CMPSS の電気的データおよびタイミング
          1. 6.10.2.1.1 コンパレータ電気的特性
          2. 6.10.2.1.2 CMPSS DAC の静的電気特性
      3. 6.10.3 バッファ付き D/A コンバータ (DAC)
        1. 6.10.3.1 バッファ付き DAC の電気的データおよびタイミング
          1. 6.10.3.1.1 バッファ付き DAC の電気的特性
        2. 6.10.3.2 CMPSS DAC の動的誤差
    11. 6.11 制御ペリフェラル
      1. 6.11.1 拡張キャプチャ (eCAP)
        1. 6.11.1.1 eCAP の電気的データおよびタイミング
          1. 6.11.1.1.1 eCAP のタイミング要件
          2. 6.11.1.1.2 eCAP のスイッチング特性
      2. 6.11.2 拡張パルス幅変調器 (ePWM)
        1. 6.11.2.1 制御ペリフェラルの同期
        2. 6.11.2.2 ePWM の電気的データおよびタイミング
          1. 6.11.2.2.1 ePWM のタイミング要件
          2. 6.11.2.2.2 ePWM のスイッチング特性
          3. 6.11.2.2.3 トリップ・ゾーン入力のタイミング
            1. 6.11.2.2.3.1 トリップ・ゾーン入力のタイミング要件
        3. 6.11.2.3 外部 ADC 変換開始の電気的データおよびタイミング
          1. 6.11.2.3.1 外部 ADC 変換開始のスイッチング特性
      3. 6.11.3 拡張直交エンコーダ・パルス (eQEP)
        1. 6.11.3.1 eQEP の電気的データおよびタイミング
          1. 6.11.3.1.1 eQEP のタイミング要件
          2. 6.11.3.1.2 eQEP のスイッチング特性
      4. 6.11.4 高分解能パルス幅変調器 (HRPWM)
        1. 6.11.4.1 GPIO の電気的データおよびタイミング
          1. 6.11.4.1.1 高分解能 PWM のタイミング要件
          2. 6.11.4.1.2 高分解能 PWM の特性
      5. 6.11.5 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 6.11.5.1 SDFM の電気的データおよびタイミング (ASYNC を使用)
          1. 6.11.5.1.1 非同期 GPIO (ASYNC) オプション使用時の SDFM のタイミング要件
        2. 6.11.5.2 SDFM の電気的データおよびタイミング (3 サンプル GPIO 入力フィルタを使用)
          1. 6.11.5.2.1 GPIO 入力 フィルタ (3 サンプル ウィンドウ) オプションを使用した場合の SDFM タイミング要件
    12. 6.12 通信ペリフェラル
      1. 6.12.1 CAN (Controller Area Network)
      2. 6.12.2 I2C (Inter-Integrated Circuit)
        1. 6.12.2.1 I2C の電気的データおよびタイミング
          1. 6.12.2.1.1 I2C のタイミング要件
          2. 6.12.2.1.2 I2C のスイッチング特性
          3. 6.12.2.1.3 I2C タイミング図
      3. 6.12.3 マルチチャネル バッファ付きシリアル ポート (McBSP)
        1. 6.12.3.1 McBSP の電気的データおよびタイミング
          1. 6.12.3.1.1 McBSP の送信および受信タイミング
            1. 6.12.3.1.1.1 McBSP のタイミング要件
            2. 6.12.3.1.1.2 McBSP のスイッチング特性
          2. 6.12.3.1.2 SPI マスタまたはスレーブとしての McBSP タイミング
            1. 6.12.3.1.2.1 SPI マスタとしての McBSP タイミング要件
            2. 6.12.3.1.2.2 SPI マスタとしての McBSP スイッチング特性
            3. 6.12.3.1.2.3 SPI スレーブとしての McBSP タイミング要件
            4. 6.12.3.1.2.4 SPI スレーブとしての McBSP スイッチング特性
      4. 6.12.4 シリアル通信インターフェイス (SCI)
      5. 6.12.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.12.5.1 SPI の電気的データおよびタイミング
          1. 6.12.5.1.1 SPI マスタ・モードのタイミング
            1. 6.12.5.1.1.1 SPI マスタ・モードのタイミング要件
            2. 6.12.5.1.1.2 SPI マスタ モードのスイッチング特性 (クロック位相=0)
            3. 6.12.5.1.1.3 SPI マスタ モードのスイッチング特性 (クロック位相=1)
          2. 6.12.5.1.2 SPI スレーブ・モードのタイミング
            1. 6.12.5.1.2.1 SPI スレーブ・モードのタイミング要件
            2. 6.12.5.1.2.2 SPI スレーブ・モードのスイッチング特性
      6. 6.12.6 ユニバーサル・シリアル・バス (USB) コントローラ
        1. 6.12.6.1 USB の電気的データおよびタイミング
          1. 6.12.6.1.1 USB入力ポート DP および DM のタイミング要件
          2. 6.12.6.1.2 USB出力ポート DP および DM スイッチング特性
      7. 6.12.7 ユニバーサル・パラレル・ポート (uPP) インターフェイス
        1. 6.12.7.1 uPP の電気的データおよびタイミング
          1. 6.12.7.1.1 uPP のタイミング要件
          2. 6.12.7.1.2 uPP のスイッチング特性
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  機能ブロック図
    3. 7.3  メモリ
      1. 7.3.1 C28x メモリ・マップ
      2. 7.3.2 フラッシュ メモリ マップ
      3. 7.3.3 EMIF チップ セレクト メモリ マップ
      4. 7.3.4 ペリフェラル・レジスタのメモリ・マップ
      5. 7.3.5 メモリ タイプ
        1. 7.3.5.1 専用RAM (Mx および Dx RAM)
        2. 7.3.5.2 ローカル共有 RAM (LSx RAM)
        3. 7.3.5.3 グローバル共有 RAM (GSx RAM)
        4. 7.3.5.4 CPU メッセージ RAM (CPU MSGRAM)
        5. 7.3.5.5 CLA メッセージ RAM (CLA MSGRAM)
    4. 7.4  識別
    5. 7.5  バス アーキテクチャ – ペリフェラル コネクティビティ
    6. 7.6  C28x プロセッサ
      1. 7.6.1 浮動小数点ユニット
      2. 7.6.2 三角関数演算ユニット (TMU)
      3. 7.6.3 ビタビ、複素演算、CRC ユニット II (VCU-II)
    7. 7.7  制御補償器アクセラレータ (CLA)
    8. 7.8  ダイレクト・メモリ・アクセス (DMA)
    9. 7.9  プロセッサ間通信モジュール
    10. 7.10 ブート ROM およびペリフェラル ブート
      1. 7.10.1 EMU ブートまたはエミュレーション・ブート
      2. 7.10.2 ウェイト・ブート・モード
      3. 7.10.3 ゲット モード
      4. 7.10.4 ブートローダが使用するペリフェラル・ピン
    11. 7.11 デュアル・コード・セキュリティ・モジュール
    12. 7.12 タイマ
    13. 7.13 ウォッチドッグ・タイマ付きノンマスカブル割り込み (NMIWD)
    14. 7.14 ウォッチドッグ
    15. 7.15 構成可能ロジック ブロック (CLB)
    16. 7.16 機能安全
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 アプリケーションと実装
    2. 8.2 デバイスの主な特長
    3. 8.3 アプリケーション情報
      1. 8.3.1 代表的なアプリケーション
        1. 8.3.1.1 サーボ・ドライブ制御モジュール
          1. 8.3.1.1.1 システム・ブロック図
          2. 8.3.1.1.2 サーボ ドライブ制御モジュールのリソース
        2. 8.3.1.2 ソーラー・マイクロ・インバータ
          1. 8.3.1.2.1 システム・ブロック図
          2. 8.3.1.2.2 ソーラー マイクロ インバータのリソース
        3. 8.3.1.3 オンボード充電器 (OBC)
          1. 8.3.1.3.1 システム・ブロック図
          2. 8.3.1.3.2 OBC の技術関連資料
        4. 8.3.1.4 EV 充電ステーション向けパワー・モジュール
          1. 8.3.1.4.1 システム ブロック図
          2. 8.3.1.4.2 EV 充電ステーション向けパワー モジュール資料
        5. 8.3.1.5 高電圧トラクション インバータ
          1. 8.3.1.5.1 システム ブロック図
          2. 8.3.1.5.2 高電圧トラクション インバータのリソース
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスおよび開発ツールの命名規則
    2. 9.2 マーキング
    3. 9.3 ツールとソフトウェア
    4. 9.4 ドキュメントのサポート
    5. 9.5 サポート・リソース
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ZWT|337
  • PTP|176
サーマルパッド・メカニカル・データ
発注情報

7.3.4 ペリフェラル・レジスタのメモリ・マップ

ペリフェラル レジスタのメモリ マップについては、表 7-5 を参照してください。ペリフェラル レジスタは、表 7-5 に注記がある場合を除き、CPU1 または CPU2 サブシステムに割り当てることができます。ペリフェラル フレーム内のレジスタは、同じペリフェラル フレーム内の他のすべてのレジスタと、セカンダリ マスタ (CLA または DMA) の選択を共有します。CPU サブシステムおよびセカンダリ マスタ選択の詳細については、『TMS320F2837xD デュアルコア リアルタイム マイクロコントローラ テクニカル リファレンス マニュアル』 を参照してください。

注: どのデバイス ペリフェラルにもプログラム バス アクセスはありません。
表 7-5 ペリフェラル・レジスタのメモリ・マップ
レジスタ構造体名開始
アドレス		終了
アドレス		保護(1)CLA
アクセス		DMA
アクセス
AdcaResultRegsADC_RESULT_REGS0x0000 0B000x0000 0B1Fありあり
AdcbResultRegsADC_RESULT_REGS0x0000 0B200x0000 0B3Fありあり
AdccResultRegsADC_RESULT_REGS0x0000 0B400x0000 0B5Fありあり
AdcdResultRegsADC_RESULT_REGS0x0000 0B600x0000 0B7Fありあり
CpuTimer0Regs(2)CPUTIMER_REGS0x0000 0C000x0000 0C07
CpuTimer1Regs(2)CPUTIMER_REGS0x0000 0C080x0000 0C0F
CpuTimer2Regs(2)CPUTIMER_REGS0x0000 0C100x0000 0C17
PieCtrlRegs(2)(5)PIE_CTRL_REGS0x0000 0CE00x0000 0CFF
Cla1SoftIntRegs(5)CLA_SOFTINT_REGS0x0000 0CE00x0000 0CFFあり – CLA のみ、CPU アクセスなし
DmaRegs(2)DMA_REGS0x0000 10000x0000 11FF
Cla1Regs(2)CLA_REGS0x0000 14000x0000 147F
Clb1LogicCfgRegs CLB_LOGIC_CONFIG_REGS 0x0000 3000 0x0000 30FF あり あり
Clb1LogicCtrlRegs CLB_LOGIC_CONTROL_REGS 0x0000 3100 0x0000 31FF あり あり
Clb1DataExchRegs CLB_DATA_EXCHANGE_REGS 0x0000 3200 0x0000 33FF あり あり
Clb2LogicCfgRegs CLB_LOGIC_CONFIG_REGS 0x0000 3400 0x0000 34FF あり あり
Clb2LogicCtrlRegs CLB_LOGIC_CONTROL_REGS 0x0000 3500 0x0000 35FF あり あり
Clb2DataExchRegs CLB_DATA_EXCHANGE_REGS 0x0000 3600 0x0000 37FF あり あり
Clb3LogicCfgRegs CLB_LOGIC_CONFIG_REGS 0x0000 3800 0x0000 38FF あり あり
Clb3LogicCtrlRegs CLB_LOGIC_CONTROL_REGS 0x0000 3900 0x0000 39FF あり あり
Clb3DataExchRegs CLB_DATA_EXCHANGE_REGS 0x0000 3A00 0x0000 3BFF あり あり
Clb4LogicCfgRegs CLB_LOGIC_CONFIG_REGS 0x0000 3C00 0x0000 3CFF あり あり
Clb4LogicCtrlRegs CLB_LOGIC_CONTROL_REGS 0x0000 3D00 0x0000 3DFF あり あり
Clb4DataExchRegs CLB_DATA_EXCHANGE_REGS 0x0000 3E00 0x0000 3FFF あり あり
ペリフェラル フレーム 1
EPwm1RegsEPWM_REGS0x0000 40000x0000 40FFありありあり
EPwm2RegsEPWM_REGS0x0000 41000x0000 41FFありありあり
EPwm3RegsEPWM_REGS0x0000 42000x0000 42FFありありあり
EPwm4RegsEPWM_REGS0x0000 43000x0000 43FFありありあり
EPwm5RegsEPWM_REGS0x0000 44000x0000 44FFありありあり
EPwm6RegsEPWM_REGS0x0000 45000x0000 45FFありありあり
EPwm7RegsEPWM_REGS0x0000 46000x0000 46FFありありあり
EPwm8RegsEPWM_REGS0x0000 47000x0000 47FFありありあり
EPwm9RegsEPWM_REGS0x0000 48000x0000 48FFありありあり
EPwm10RegsEPWM_REGS0x0000 49000x0000 49FFありありあり
EPwm11RegsEPWM_REGS0x0000 4A000x0000 4AFFありありあり
EPwm12RegsEPWM_REGS0x0000 4B000x0000 4BFFありありあり
ECap1RegsECAP_REGS0x0000 50000x0000 501Fありありあり
ECap2RegsECAP_REGS0x0000 50200x0000 503Fありありあり
ECap3RegsECAP_REGS0x0000 50400x0000 505Fありありあり
ECap4RegsECAP_REGS0x0000 50600x0000 507Fありありあり
ECap5RegsECAP_REGS0x0000 50800x0000 509Fありありあり
ECap6RegsECAP_REGS0x0000 50A00x0000 50BFありありあり
EQep1RegsEQEP_REGS0x0000 51000x0000 513Fありありあり
EQep2RegsEQEP_REGS0x0000 51400x0000 517Fありありあり
EQep3RegsEQEP_REGS0x0000 51800x0000 51BFありありあり
DacaRegsDAC_REGS0x0000 5C000x0000 5C0Fありありあり
DacbRegsDAC_REGS0x0000 5C100x0000 5C1Fありありあり
DaccRegsDAC_REGS0x0000 5C200x0000 5C2Fありありあり
Cmpss1RegsCMPSS_REGS0x0000 5C800x0000 5C9Fありありあり
Cmpss2RegsCMPSS_REGS0x0000 5CA00x0000 5CBFありありあり
Cmpss3RegsCMPSS_REGS0x0000 5CC00x0000 5CDFありありあり
Cmpss4RegsCMPSS_REGS0x0000 5CE00x0000 5CFFありありあり
Cmpss5RegsCMPSS_REGS0x0000 5D000x0000 5D1Fありありあり
Cmpss6RegsCMPSS_REGS0x0000 5D200x0000 5D3Fありありあり
Cmpss7RegsCMPSS_REGS0x0000 5D400x0000 5D5Fありありあり
Cmpss8RegsCMPSS_REGS0x0000 5D600x0000 5D7Fありありあり
Sdfm1RegsSDFM_REGS0x0000 5E000x0000 5E7Fありありあり
Sdfm2RegsSDFM_REGS0x0000 5E800x0000 5EFFありありあり
ペリフェラル フレーム 2
McbspaRegsMCBSP_REGS0x0000 60000x0000 603Fありありあり
McbspbRegsMCBSP_REGS0x0000 60400x0000 607Fありありあり
SpiaRegsSPI_REGS0x0000 61000x0000 610Fありありあり
SpibRegsSPI_REGS0x0000 61100x0000 611Fありありあり
SpicRegsSPI_REGS0x0000 61200x0000 612Fありありあり
UppRegs(3)UPP_REGS0x0000 62000x0000 62FFありありあり
 
WdRegs(2)WD_REGS0x0000 70000x0000 703Fあり
NmiIntruptRegs(2)NMI_INTRUPT_REGS0x0000 70600x0000 706Fあり
XintRegs(2)XINT_REGS0x0000 70700x0000 707Fあり
SciaRegsSCI_REGS0x0000 72000x0000 720Fあり
ScibRegsSCI_REGS0x0000 72100x0000 721Fあり
ScicRegsSCI_REGS0x0000 72200x0000 722Fあり
ScidRegsSCI_REGS0x0000 72300x0000 723Fあり
I2caRegsI2C_REGS0x0000 73000x0000 733Fあり
I2cbRegsI2C_REGS0x0000 73400x0000 737Fあり
AdcaRegsADC_REGS0x0000 74000x0000 747Fありあり
AdcbRegsADC_REGS0x0000 74800x0000 74FFありあり
AdccRegsADC_REGS0x0000 75000x0000 757Fありあり
AdcdRegsADC_REGS0x0000 75800x0000 75FFありあり
InputXbarRegs(3)INPUT_XBAR_REGS0x0000 79000x0000 791Fあり
XbarRegs(3)XBAR_REGS0x0000 79200x0000 793Fあり
TrigRegs(3)TRIG_REGS0x0000 79400x0000 794Fあり
DmaClaSrcSelRegs(2)DMA_CLA_SRC_SEL_REGS0x0000 79800x0000 798Fあり
EPwmXbarRegs(3)EPWM_XBAR_REGS0x0000 7A000x0000 7A3Fあり
OutputXbarRegs(3)OUTPUT_XBAR_REGS0x0000 7A800x0000 7ABFあり
GpioCtrlRegs(3)GPIO_CTRL_REGS0x0000 7C000x0000 7D7Fあり
GpioDataRegs(2)GPIO_DATA_REGS0x0000 7F000x0000 7F2Fありあり
UsbaRegs(3)USB_REGS0x0004 00000x0004 0FFFあり
Emif1RegsEMIF_REGS0x0004 70000x0004 77FFあり
Emif2Regs(3)EMIF_REGS0x0004 78000x0004 7FFFあり
CanaRegsCAN_REGS0x0004 80000x0004 87FFあり
CanbRegsCAN_REGS0x0004 A0000x0004 A7FFあり
IpcRegs(2)IPC_REGS_CPU1
IPC_REGS_CPU2		0x0005 00000x0005 0023あり
FlashPumpSemaphoreRegs(2)FLASH_PUMP_SEMAPHORE_REGS0x0005 00240x0005 0025あり
DevCfgRegs(3)DEV_CFG_REGS0x0005 D0000x0005 D17Fあり
AnalogSubsysRegs(3)ANALOG_SUBSYS_REGS0x0005 D1800x0005 D1FFあり
ClkCfgRegs(4)CLK_CFG_REGS0x0005 D2000x0005 D2FFあり
CpuSysRegs(2)CPU_SYS_REGS0x0005 D3000x0005 D3FFあり
RomPrefetchRegs(3)ROM_PREFETCH_REGS0x0005 E6080x0005 E60Bあり
DcsmZ1Regs(2)DCSM_Z1_REGS0x0005 F0000x0005 F02Fあり
DcsmZ2Regs(2)DCSM_Z2_REGS0x0005 F0400x0005 F05Fあり
DcsmCommonRegs(2)DCSM_COMMON_REGS0x0005 F0700x0005 F07Fあり
MemCfgRegs(2)MEM_CFG_REGS0x0005 F4000x0005 F47Fあり
Emif1ConfigRegs(2)EMIF1_CONFIG_REGS0x0005 F4800x0005 F49Fあり
Emif2ConfigRegs(3)EMIF2_CONFIG_REGS0x0005 F4A00x0005 F4BFあり
AccessProtectionRegs(2)ACCESS_PROTECTION_REGS0x0005 F4C00x0005 F4FFあり
MemoryErrorRegs(2)MEMORY_ERROR_REGS0x0005 F5000x0005 F53Fあり
RomWaitStateRegs(3)ROM_WAIT_STATE_REGS0x0005 F5400x0005 F541あり
Flash0CtrlRegs(2)FLASH_CTRL_REGS0x0005 F8000x0005 FAFFあり
Flash0EccRegs(2)FLASH_ECC_REGS0x0005 FB000x0005 FB3Fあり
(1) CPU (CLA または DMA は対象外) には、書き込み後の読み取り保護モードが用意されています。これは、保護されたアドレス範囲内で、書き込み動作に続けて読み取り動作を実行すると、書き込みが行われるまで読み取り動作を遅延することにより、書き込んだ内容を確実に読み取れるようにするものです。
(2) それぞれの CPU サブシステムには、これらのレジスタの独自のコピーが存在します。
(3) これらのレジスタは、CPU1 サブシステムでのみ使用できます。
(4) これらのレジスタは、セマフォに基づいて CPU1 または CPU2 にマップされます。
(5) PieCtrl と Cla1SoftIntRegs のアドレスオーバーラップは正常です。各 CPU、C28x、CLA は、いずれか 1 つのレジスタ セットにのみアクセスできます。