JAJSEZ5 データシート

JAJSEZ5P December 2013 – February 2024 TMS320F28374D , TMS320F28375D , TMS320F28376D , TMS320F28377D , TMS320F28377D-Q1 , TMS320F28378D , TMS320F28379D , TMS320F28379D-Q1

PRODUCTION DATA

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）

ZWT|337
PTP|176

サーマルパッド・メカニカル・データ

発注情報

6.10.1.2.7 ADC のタイミング図

セクション 6.10.1.2.7.1 に、12 ビット・モード (SYSCLK サイクル) での ADC タイミングを示します。セクション 6.10.1.2.7.2 に、16 ビット・モードでの ADC タイミングを示します。図 6-39 および図 6-40 に、以下の前提による 2 つの SOC の ADC 変換タイミングを示します。

SOC0 および SOC1 は、同じトリガを使用するように構成されています。
トリガが発生したときに、他の SoC が変換中または保留中になっていることはありません。
ラウンド・ロビン・ポインタは、最初に SOC0 で変換が発生する状態になっています。
ADCINTSEL は、SOC0 の変換終了時に ADCINT フラグを設定するように構成されています (このフラグをCPUに通知して割り込みを発生させるかどうかは、PIE モジュールの構成によって決まります)。

図 6-39 および図 6-40 に示した ADC タイミング・パラメータの説明を表 6-13 に記載します。

表 6-13 ADC のタイミング・パラメータ

パラメータ	説明
t_SH	S+H ウィンドウの幅。このウィンドウの終了時点における S+H コンデンサでの値が、デジタル値に変換される電圧になります。この時間は、(ACQPS + 1) SYSCCLK サイクルで与えられます。ACQPS は、各 SOC に対して個別に構成できるため、異なる SOC の t_SH は、同じであるとは限りません。注：デバイスのクロック設定に関係なく、S+H コンデンサでの値は、S+H ウィンドウ終了の約 5ns 前にキャプチャされます。
t_LAT	S+H ウィンドウ終了から、ADC 変換結果が ADCRESULTx レジスタにラッチされるまでの時間。この時間より前に ADCRESULTx レジスタを読み取った場合、前回の変換結果が返されます。
t_EOC	S+H ウィンドウの終了から、次の ADC 変換 S+H ウィンドウを開始できるようになるまでの時間。その後は、変換結果がラッチされる前にサンプリングを開始できます。
t_INT	S+H ウィンドウの終了から ADCINT フラグが設定されるまでの時間 (そのように構成されている場合)。 ADCCTL1 レジスタの INTPULSEPOS ビットが設定されている場合、t_INT は変換結果が結果レジスタにラッチされる時点と一致します。 INTPULSEPOS ビットが 0 の場合、t_INT は、S+H ウィンドウの終了時点と一致します。t_INT によって ADC 結果レジスタの読み取りがトリガされる場合 (DMA を使用して直接、または結果を読み取る ISR をトリガして間接的に)、結果がラッチされた後に読み取りが発生するように注意する必要があります (そうでなければ、前回の結果が読み取られます)。