JAJSHG1E may   2019  – june 2023 TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 改訂履歴
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
      1. 6.3.1 アナログ信号
      2. 6.3.2 デジタル信号
      3. 6.3.3 電源およびグランド
      4. 6.3.4 テスト、JTAG、リセット
    4. 6.4 内部プルアップおよびプルダウン付きのピン
    5. 6.5 ピン多重化
      1. 6.5.1 GPIO 多重化ピンの表
      2. 6.5.2 入力クロスバー
      3. 6.5.3 出力クロスバー、CLB クロスバー、CLB 出力クロスバー、および ePWM クロスバー
      4. 6.5.4 USB ピン多重化
      5. 6.5.5 高速 SPI ピン多重化
      6. 6.5.6 高速 SSI ピン多重化
    6. 6.6 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格 - 民生用
    3. 7.3  ESD 定格 - 車載用
    4. 7.4  推奨動作条件
    5. 7.5  消費電力の概略
      1. 7.5.1 システム消費電流 (外部電源)
      2. 7.5.2 動作モード・テストの説明
      3. 7.5.3 消費電流のグラフ
      4. 7.5.4 消費電流の低減
        1. 7.5.4.1 ペリフェラル・ディセーブル時の標準的な電流低減
    6. 7.6  電気的特性
    7. 7.7  ZWT パッケージの熱抵抗特性
    8. 7.8  PTP パッケージの熱抵抗特性
    9. 7.9  熱設計の検討事項
    10. 7.10 システム
      1. 7.10.1  パワー・マネージメント・モジュール (PMM)
        1. 7.10.1.1 はじめに
        2. 7.10.1.2 概要
          1. 7.10.1.2.1 電源レール監視
          2. 7.10.1.2.2 I/O POR (パワーオン・リセット) 監視
          3. 7.10.1.2.3 VDD POR (パワーオン・リセット) 監視
          4. 7.10.1.2.4 外部監視回路の使用
          5. 7.10.1.2.5 遅延ブロック
        3. 7.10.1.3 外付け部品
          1. 7.10.1.3.1 デカップリング・コンデンサ
          2. 7.10.1.3.2 VDDIO デカップリング
        4. 7.10.1.4 電源シーケンス
          1. 7.10.1.4.1 電源ピンの一括接続
          2. 7.10.1.4.2 信号ピンの電源シーケンス
          3. 7.10.1.4.3 電源ピンの電源シーケンス
            1. 7.10.1.4.3.1 電源シーケンス
            2. 7.10.1.4.3.2 電源シーケンスの概要と違反の影響
            3. 7.10.1.4.3.3 電源スルーレート
        5. 7.10.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 7.10.1.5.1 パワー・マネージメント・モジュールの動作条件
          2. 7.10.1.5.2 パワー・マネージメント・モジュールの特性
      2. 7.10.2  リセット・タイミング
        1. 7.10.2.1 リセット・ソース
        2. 7.10.2.2 リセットの電気的データおよびタイミング
          1. 7.10.2.2.1 リセット (XRSn) のタイミング要件
          2. 7.10.2.2.2 リセット (XRSn) のスイッチング特性
          3. 7.10.2.2.3 リセットのタイミング図
      3. 7.10.3  クロック仕様
        1. 7.10.3.1 クロック・ソース
        2. 7.10.3.2 クロック周波数、要件、および特性
          1. 7.10.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 7.10.3.2.1.1 入力クロック周波数
            2. 7.10.3.2.1.2 水晶発振器の特性
            3. 7.10.3.2.1.3 X1 のタイミング要件
            4. 7.10.3.2.1.4 AUXCLKIN のタイミング要件
            5. 7.10.3.2.1.5 APLL の特性
          2. 7.10.3.2.2 内部クロック周波数
            1. 7.10.3.2.2.1 内部クロック周波数
          3. 7.10.3.2.3 出力クロックの周波数およびスイッチング特性
            1. 7.10.3.2.3.1 XCLKOUT のスイッチング特性 (PLL バイパスまたはイネーブル)
        3. 7.10.3.3 入力クロック
        4. 7.10.3.4 XTAL 発振器
          1. 7.10.3.4.1 概要
          2. 7.10.3.4.2 概要
            1. 7.10.3.4.2.1 電気発振回路
              1. 7.10.3.4.2.1.1 動作モード
                1. 7.10.3.4.2.1.1.1 水晶動作モード
                2. 7.10.3.4.2.1.1.2 シングルエンド動作モード
              2. 7.10.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 7.10.3.4.2.2 水晶振動子
            3. 7.10.3.4.2.3 GPIO 動作モード
          3. 7.10.3.4.3 機能動作
            1. 7.10.3.4.3.1 ESR – 等価直列抵抗
            2. 7.10.3.4.3.2 Rneg – 負性抵抗
            3. 7.10.3.4.3.3 起動時間
              1. 7.10.3.4.3.3.1 X1 / X2 事前条件
            4. 7.10.3.4.3.4 DL – 励振レベル
          4. 7.10.3.4.4 水晶振動子の選択方法
          5. 7.10.3.4.5 テスト
          6. 7.10.3.4.6 一般的な問題とデバッグのヒント
          7. 7.10.3.4.7 水晶発振回路の仕様
            1. 7.10.3.4.7.1 水晶発振器の電気的特性
            2. 7.10.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 7.10.3.4.7.3 水晶発振器のパラメータ
            4. 7.10.3.4.7.4 水晶発振器の電気的特性
        5. 7.10.3.5 内部発振器
          1. 7.10.3.5.1 INTOSC の特性
      4. 7.10.4  フラッシュ・パラメータ
        1. 7.10.4.1 フラッシュ・パラメータ 
        2.       111
      5. 7.10.5  RAM の仕様
      6. 7.10.6  ROM の仕様
      7. 7.10.7  エミュレーション / JTAG
        1. 7.10.7.1 JTAG の電気的データおよびタイミング
          1. 7.10.7.1.1 JTAG のタイミング要件
          2. 7.10.7.1.2 JTAG のスイッチング特性
          3. 7.10.7.1.3 JTAG のタイミング
      8. 7.10.8  GPIO の電気的データおよびタイミング
        1. 7.10.8.1 GPIO - 出力タイミング
          1. 7.10.8.1.1 汎用出力のスイッチング特性
          2. 7.10.8.1.2 汎用出力のタイミング
        2. 7.10.8.2 GPIO - 入力タイミング
          1. 7.10.8.2.1 汎用入力のタイミング要件
          2. 7.10.8.2.2 サンプリング・モード
        3. 7.10.8.3 入力信号のサンプリング・ウィンドウ幅
      9. 7.10.9  割り込み
        1. 7.10.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 7.10.9.1.1 外部割り込みのタイミング要件
          2. 7.10.9.1.2 外部割り込みのスイッチング特性
          3. 7.10.9.1.3 外部割り込みのタイミング
      10. 7.10.10 低消費電力モード
        1. 7.10.10.1 クロック・ゲーティング低消費電力モード
        2. 7.10.10.2 低消費電力モードのウェークアップ・タイミング
          1. 7.10.10.2.1 IDLE モードのタイミング要件
          2. 7.10.10.2.2 IDLE モードのスイッチング特性
          3. 7.10.10.2.3 IDLE 開始および終了タイミング図
          4. 7.10.10.2.4 STANDBY モードのタイミング要件
          5. 7.10.10.2.5 STANDBY モードのスイッチング特性
          6. 7.10.10.2.6 STANDBY の開始 / 終了タイミング図
      11. 7.10.11 外部メモリ・インターフェイス (EMIF)
        1. 7.10.11.1 非同期メモリのサポート
        2. 7.10.11.2 同期 DRAM のサポート
        3. 7.10.11.3 EMIF の電気的データおよびタイミング
          1. 7.10.11.3.1 非同期 RAM
            1. 7.10.11.3.1.1 EMIF 非同期メモリのタイミング要件
            2. 7.10.11.3.1.2 EMIF 非同期メモリのスイッチング特性
            3. 7.10.11.3.1.3 EMIF 非同期メモリのタイミング図
          2. 7.10.11.3.2 同期 RAM
            1. 7.10.11.3.2.1 EMIF 同期メモリのタイミング要件
            2. 7.10.11.3.2.2 EMIF 同期メモリのスイッチング特性
            3. 7.10.11.3.2.3 EMIF 同期メモリのタイミング図
    11. 7.11 C28x アナログ・ペリフェラル
      1. 7.11.1 アナログ・サブシステム
      2. 7.11.2 A/D コンバータ (ADC)
        1. 7.11.2.1 結果レジスタのマッピング
        2. 7.11.2.2 ADC の構成可能性
          1. 7.11.2.2.1 信号モード
        3. 7.11.2.3 ADC の電気的データおよびタイミング
          1. 7.11.2.3.1 ADC の動作条件 (16 ビット差動)
            1. 7.11.2.3.1.1 ADC の動作条件 (16 ビット差動) に関する注意事項
          2. 7.11.2.3.2 ADC の特性 (16 ビット差動)
          3. 7.11.2.3.3 ADC の動作条件 (16ビット・シングルエンド)
            1. 7.11.2.3.3.1 ADC の動作条件 (16 ビット・シングルエンド) に関する注意事項
          4. 7.11.2.3.4 ADC の特性 (16 ビット・シングルエンド)
          5. 7.11.2.3.5 ADC の動作条件 (12 ビット・シングルエンド)
            1. 7.11.2.3.5.1 ADC の動作条件 (12 ビット・シングルエンド) に関する注意事項
          6. 7.11.2.3.6 ADC の特性 (12 ビット・シングルエンド)
          7. 7.11.2.3.7 ADCEXTSOC のタイミング要件
          8. 7.11.2.3.8 ADC 入力モデル
            1. 7.11.2.3.8.1 シングルエンド入力モデルのパラメータ (12 ビット分解能)
            2. 7.11.2.3.8.2 シングルエンド入力モデルのパラメータ (16 ビット分解能)
            3. 7.11.2.3.8.3 シングルエンド入力モデル
            4. 7.11.2.3.8.4 差動入力モデルのパラメータ (16 ビット分解能)
            5. 7.11.2.3.8.5 差動入力モデル
          9. 7.11.2.3.9 ADC のタイミング図
            1. 7.11.2.3.9.1 12 ビット・モードでの ADC タイミング (SYSCLK サイクル)
            2. 7.11.2.3.9.2 16 ビット・モードでの ADC タイミング
        4. 7.11.2.4 温度センサの電気的データおよびタイミング
          1. 7.11.2.4.1 温度センサの特性
      3. 7.11.3 コンパレータ・サブシステム (CMPSS)
        1. 7.11.3.1 CMPSS の電気的データおよびタイミング
          1. 7.11.3.1.1 コンパレータの電気的特性
          2. 7.11.3.1.2 CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 7.11.3.1.3 CMPSS DAC の静的電気特性
          4. 7.11.3.1.4 CMPSS の説明用グラフ
          5. 7.11.3.1.5 CMPSS DAC の動的誤差
      4. 7.11.4 バッファ付き D/A コンバータ (DAC)
        1. 7.11.4.1 バッファ付き DAC の電気的データおよびタイミング
          1. 7.11.4.1.1 バッファ付き DAC の動作条件
          2. 7.11.4.1.2 バッファ付き DAC の電気的特性
          3. 7.11.4.1.3 バッファ付き DAC の注記と説明用グラフ
    12. 7.12 C28x コントロール・ペリフェラル
      1. 7.12.1 拡張キャプチャおよび高分解能キャプチャ (eCAP、HRCAP)
        1. 7.12.1.1 eCAP の同期
        2. 7.12.1.2 eCAP の電気的データおよびタイミング
          1. 7.12.1.2.1 eCAP のタイミング要件
          2. 7.12.1.2.2 eCAP のスイッチング特性
        3. 7.12.1.3 HRCAP の電気的データおよびタイミング
          1. 7.12.1.3.1 HRCAP のスイッチング特性
          2. 7.12.1.3.2 HRCAP のグラフ
      2. 7.12.2 拡張パルス幅変調器 (ePWM)
        1. 7.12.2.1 制御ペリフェラルの同期
        2. 7.12.2.2 ePWM の電気的データおよびタイミング
          1. 7.12.2.2.1 ePWM のタイミング要件
          2. 7.12.2.2.2 ePWM のスイッチング特性
          3. 7.12.2.2.3 トリップ・ゾーン入力のタイミング
            1. 7.12.2.2.3.1 トリップ・ゾーン入力のタイミング要件
        3. 7.12.2.3 外部 ADC 変換開始の電気的データおよびタイミング
          1. 7.12.2.3.1 外部 ADC 変換開始のスイッチング特性
      3. 7.12.3 高分解能パルス幅変調器 (HRPWM)
        1. 7.12.3.1 HRPWM の電気的データおよびタイミング
          1. 7.12.3.1.1 高分解能 PWM の特性
      4. 7.12.4 拡張直交エンコーダ・パルス (eQEP)
        1. 7.12.4.1 eQEP の電気的データおよびタイミング
          1. 7.12.4.1.1 eQEP のタイミング要件
          2. 7.12.4.1.2 eQEP のスイッチング特性
      5. 7.12.5 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 7.12.5.1 SDFM の電気的データおよびタイミング (ASYNC を使用)
          1. 7.12.5.1.1 非同期 GPIO (ASYNC) オプション使用時の SDFM のタイミング要件
          2. 7.12.5.1.2 SDFM のタイミング図
    13. 7.13 C28x 通信ペリフェラル
      1. 7.13.1 CAN (Controller Area Network)
      2. 7.13.2 高速シリアル・インターフェイス (FSI)
        1. 7.13.2.1 FSI トランスミッタ
          1. 7.13.2.1.1 FSITX の電気的データおよびタイミング
            1. 7.13.2.1.1.1 FSITX のスイッチング特性
            2. 7.13.2.1.1.2 FSITX タイミング
        2. 7.13.2.2 FSI レシーバ
          1. 7.13.2.2.1 FSIRX の電気的データおよびタイミング
            1. 7.13.2.2.1.1 FSIRX のタイミング要件
            2. 7.13.2.2.1.2 FSIRX のスイッチング特性
            3. 7.13.2.2.1.3 FSIRX のタイミング図
        3. 7.13.2.3 SPI 信号モード
          1. 7.13.2.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 7.13.2.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 7.13.2.3.1.2 FSITX SPI 信号モードのタイミング
      3. 7.13.3 I2C (Inter-Integrated Circuit)
        1. 7.13.3.1 I2C の電気的データおよびタイミング
          1. 7.13.3.1.1 I2C のタイミング要件
          2. 7.13.3.1.2 I2C のスイッチング特性
          3. 7.13.3.1.3 I2C のタイミング図
      4. 7.13.4 マルチチャネル・バッファ付きシリアル・ポート (McBSP)
        1. 7.13.4.1 McBSP の電気的データおよびタイミング
          1. 7.13.4.1.1 McBSP の送信および受信タイミング
            1. 7.13.4.1.1.1 McBSP のタイミング要件
            2. 7.13.4.1.1.2 McBSP のスイッチング特性
            3. 7.13.4.1.1.3 McBSP 受信および送信タイミング図
          2. 7.13.4.1.2 SPI マスタまたはスレーブとしての McBSP タイミング
            1. 7.13.4.1.2.1 SPI マスタとしての McBSP タイミング要件
            2. 7.13.4.1.2.2 SPI マスタとしての McBSP スイッチング特性
            3. 7.13.4.1.2.3 SPI スレーブとしての McBSP タイミング要件
            4. 7.13.4.1.2.4 SPI スレーブとしての McBSP スイッチング特性
            5. 7.13.4.1.2.5 SPI マスタまたはスレーブとしての McBSP タイミング図
      5. 7.13.5 PMBus (Power Management Bus)
        1. 7.13.5.1 PMBus の電気的データおよびタイミング
          1. 7.13.5.1.1 PMBus の電気的特性
          2. 7.13.5.1.2 PMBus ファスト・モードのスイッチング特性
          3. 7.13.5.1.3 PMBus 標準モードのスイッチング特性
      6. 7.13.6 シリアル通信インターフェイス (SCI)
      7. 7.13.7 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 7.13.7.1 SPI の電気的データおよびタイミング
          1. 7.13.7.1.1 SPI マスタ・モードのタイミング
            1. 7.13.7.1.1.1 SPI マスタ・モードのタイミング要件
            2. 7.13.7.1.1.2 SPI マスタ・モードのスイッチング特性 (クロック位相 = 0)
            3. 7.13.7.1.1.3 SPI マスタ・モードのスイッチング特性 (クロック位相=1)
            4. 7.13.7.1.1.4 SPI マスタ・モードの外部タイミング
          2. 7.13.7.1.2 SPI スレーブ・モードのタイミング
            1. 7.13.7.1.2.1 SPI スレーブ・モードのタイミング要件
            2. 7.13.7.1.2.2 SPI スレーブ・モードのスイッチング特性
            3. 7.13.7.1.2.3 SPI スレーブ・モードの外部タイミング
      8. 7.13.8 EtherCAT スレーブ・コントローラ (ESC)
        1. 7.13.8.1 ESC の機能
        2. 7.13.8.2 ESC サブシステムの統合機能
        3. 7.13.8.3 EtherCAT IP のブロック図
        4. 7.13.8.4 EtherCAT の電気的データおよびタイミング
          1. 7.13.8.4.1 EtherCAT のタイミング要件
          2. 7.13.8.4.2 EtherCAT のスイッチング特性
          3. 7.13.8.4.3 EtherCAT のタイミング図
      9. 7.13.9 ユニバーサル・シリアル・バス (USB) コントローラ
        1. 7.13.9.1 USB の電気的データおよびタイミング
          1. 7.13.9.1.1 USB 入力ポート DP および DM のタイミング要件
          2. 7.13.9.1.2 USB 出力ポート DP および DM スイッチング特性
    14. 7.14 コネクティビティ・マネージャ (CM) のペリフェラル
      1. 7.14.1 モジュラー・コントローラ・エリア・ネットワーク (MCAN) [CAN FD]
      2. 7.14.2 イーサネット・メディア・アクセス・コントローラ (EMAC)
        1. 7.14.2.1 MAC の機能
          1. 7.14.2.1.1 MAC Tx および Rx の機能
          2. 7.14.2.1.2 MAC Tx 機能
          3. 7.14.2.1.3 MAC Rx の機能
        2. 7.14.2.2 イーサネットの電気的データおよびタイミング
          1. 7.14.2.2.1 イーサネットのタイミング要件
          2. 7.14.2.2.2 イーサネットのスイッチング特性
          3. 7.14.2.2.3 イーサネットのタイミング図
        3. 7.14.2.3 イーサネット REVMII の電気的データおよびタイミング
          1. 7.14.2.3.1 イーサネット REVMII のタイミング要件
          2. 7.14.2.3.2 イーサネット REVMII のスイッチング特性
      3. 7.14.3 CM-I2C (Inter-Integrated Circuit)
        1. 7.14.3.1 CM-I2C の電気的データおよびタイミング
          1. 7.14.3.1.1 CM-I2C のタイミング要件
          2. 7.14.3.1.2 CM-I2C のスイッチング特性
          3. 7.14.3.1.3 CM-I2C のタイミング図
      4. 7.14.4 同期式シリアル・インターフェイス (SSI)
        1. 7.14.4.1 SSI の電気的データおよびタイミング
          1. 7.14.4.1.1 SSI のタイミング要件
          2. 7.14.4.1.2 SSI 特性
          3. 7.14.4.1.3 SSI のタイミング図
      5. 7.14.5 CM-UART (Universal Asynchronous Receiver/Transmitter)
      6. 7.14.6 トレース・ポート・インターフェイス・ユニット (TPIU)
        1. 7.14.6.1 TPIU の電気的データおよびタイミング
          1. 7.14.6.1.1 トレース・ポートのスイッチング特性
  9. 8 詳細説明
    1. 8.1  概要
    2. 8.2  機能ブロック図
    3. 8.3  メモリ
      1. 8.3.1 C28x メモリ・マップ
      2. 8.3.2 C28x フラッシュ・メモリ・マップ
      3. 8.3.3 ペリフェラル・レジスタのメモリ・マップ
      4. 8.3.4 EMIF チップ・セレクト・メモリ・マップ
      5. 8.3.5 CM メモリ・マップ
      6. 8.3.6 CM フラッシュ・メモリ・マップ
      7. 8.3.7 ペリフェラル・レジスタのメモリ・マップ (CM)
      8. 8.3.8 メモリ・タイプ
        1. 8.3.8.1 専用 RAM (Mx および Dx RAM)
        2. 8.3.8.2 ローカル共有 RAM (LSx RAM)
        3. 8.3.8.3 グローバル共有 RAM (GSx RAM)
        4. 8.3.8.4 CPU メッセージ RAM (CPU MSGRAM)
        5. 8.3.8.5 CLA メッセージ RAM (CLA MSGRAM)
        6. 8.3.8.6 CLA-DMA メッセージ RAM (CLA-DMA MSGRAM)
        7. 8.3.8.7 CPUx-CM メッセージ RAM (CPUx-CM MSGRAM)
        8. 8.3.8.8 専用 RAM (C0/C1 RAM)
        9. 8.3.8.9 共有 RAM (E0 および Sx RAM)
    4. 8.4  識別
    5. 8.5  バス・アーキテクチャ – ペリフェラル・コネクティビティ
    6. 8.6  ブート ROM およびペリフェラル・ブート
      1. 8.6.1 デバイス・ブート
      2. 8.6.2 デバイス・ブート・モード
      3. 8.6.3 デバイス・ブートの構成
      4. 8.6.4 CPU1 の GPIO 割り当て
    7. 8.7  デュアル・コード・セキュリティ・モジュール (DCSM)
    8. 8.8  C28x (CPU1/CPU2) サブシステム
      1. 8.8.1  C28x プロセッサ
        1. 8.8.1.1 浮動小数点ユニット
        2. 8.8.1.2 三角関数演算ユニット (TMU)
        3. 8.8.1.3 高速整数除算ユニット
        4. 8.8.1.4 VCRC ユニット
      2. 8.8.2  組み込みのリアルタイム解析および診断 (ERAD)
      3. 8.8.3  バックグラウンド CRC-32 (BGCRC)
      4. 8.8.4  制御補償器アクセラレータ (CLA)
      5. 8.8.5  ダイレクト・メモリ・アクセス (DMA)
      6. 8.8.6  プロセッサ間通信 (IPC) モジュール
      7. 8.8.7  C28x タイマ
      8. 8.8.8  デュアル・クロック・コンパレータ (DCC)
        1. 8.8.8.1 特長
        2. 8.8.8.2 DCCx (DCC0、DCC1、DCC2) クロック・ソース入力のマッピング
      9. 8.8.9  ウォッチドッグ・タイマ付きノンマスカブル割り込み (NMIWD)
      10. 8.8.10 ウォッチドッグ
      11. 8.8.11 構成可能ロジック・ブロック (CLB)
    9. 8.9  コネクティビティ・マネージャ (CM) サブシステム
      1. 8.9.1  Arm Cortex-M4 プロセッサ
      2. 8.9.2  ネスト型ベクタ割り込みコントローラ (NVIC)
      3. 8.9.3  AES (Advance Encryption Standard) アクセラレータ
      4. 8.9.4  汎用巡回冗長検査 (GCRC) モジュール
      5. 8.9.5  CM ノンマスカブル割り込み (CMNMI) モジュール
      6. 8.9.6  メモリ保護ユニット (MPU)
      7. 8.9.7  マイクロ・ダイレクト・メモリ・アクセス (μDMA)
      8. 8.9.8  ウォッチドッグ
      9. 8.9.9  CM クロック
        1. 8.9.9.1 CM クロック・ソース
      10. 8.9.10 CM タイマ
    10. 8.10 機能安全
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 アプリケーションと実装
    2. 9.2 デバイスの主な特長
    3. 9.3 アプリケーション情報
      1. 9.3.1 代表的なアプリケーション
        1. 9.3.1.1 高電圧トラクション・インバータ
          1. 9.3.1.1.1 システム・ブロック図
          2. 9.3.1.1.2 高電圧トラクション・インバータのリソース
        2. 9.3.1.2 オンボード充電器 (OBC)
          1. 9.3.1.2.1 システム・ブロック図
          2. 9.3.1.2.2 OBC の技術関連資料
        3. 9.3.1.3 サーボ・ドライブ制御モジュール
          1. 9.3.1.3.1 システム・ブロック図
          2. 9.3.1.3.2 サーボ・ドライブ制御モジュールのリソース
        4. 9.3.1.4 ソーラー・マイクロ・インバータ
          1. 9.3.1.4.1 システム・ブロック図
          2. 9.3.1.4.2 ソーラー・マイクロ・インバータのリソース
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 入門と次のステップ
    2. 10.2 デバイスおよび開発ツールの命名規則
    3. 10.3 マーキング
    4. 10.4 ツールとソフトウェア
    5. 10.5 ドキュメントのサポート
    6. 10.6 サポート・リソース
    7. 10.7 商標
    8. 10.8 静電気放電に関する注意事項
    9. 10.9 用語集
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ZWT|337
  • PTP|176
サーマルパッド・メカニカル・データ
発注情報

8.3.1 C28x メモリ・マップ

デバイス上の両方の C28x CPU は、「C28x メモリ・マップ」表に注記がある場合を除き、同じメモリ・マップを持ちます。GSM_RAM (グローバル共有 RAM) は、GSxMSEL レジスタによって、いずれかの CPU に割り当てる必要があります。CLA または DMA (ダイレクト・メモリ・アクセス) からアクセス可能なメモリも記載されています。

表 8-1 C28x メモリ・マップ
メモリサイズ開始アドレス終了アドレスCLA アクセスDMA アクセスECC / パリティアクセス保護セキュリティ
M0 RAM1K x 160x0000 00000x0000 03FFECCあり
M1 RAM1K x 160x0000 04000x0000 07FFECCあり
PIE ベクタ・テーブル512 x 160x0000 0D000x0000 0EFF
CPUx.CLA1 から CPUx への MSGRAM128 x 160x0000 14800x0000 14FFありパリティ
CPUx から CPUx.CLA1 への MSGRAM128 x 160x0000 15000x0000 157Fありパリティ
CPUx.CLA1 から CPUx.DMA への MSGRAM128 x 160x0000 16800x0000 16FFありありパリティ
CPUx.DMA から CPUx.CLA1 への MSGRAM128 x 160x0000 17000x0000 177Fありありパリティ
LS0 RAM2K x 160x0000 80000x0000 87FFありECCありあり
LS1 RAM2K x 160x0000 88000x0000 8FFFありECCありあり
LS2 RAM2K x 160x0000 90000x0000 97FFありECCありあり
LS3 RAM2K x 160x0000 98000x0000 9FFFありECCありあり
LS4 RAM2K x 160x0000 A0000x0000 A7FFありECCありあり
LS5 RAM2K x 160x0000 A8000x0000 AFFFありECCありあり
LS6 RAM2K x 160x0000 B0000x0000 B7FFありECCありあり
LS7 RAM2K x 160x0000 B8000x0000 BFFFありECCありあり
D0 RAM2K x 160x0000 C0000x0000 C7FFECCありあり
D1 RAM2K x 160x0000 C8000x0000 CFFFECCありあり
GS0 RAM(1)4K x 160x0000 D0000x0000 DFFFありパリティあり
GS1 RAM(1)4K x 160x0000 E0000x0000 EFFFありパリティあり
GS2 RAM(1)4K x 160x0000 F0000x0000 FFFFCLA データ ROM(5)ありパリティあり
GS3 RAM(1)4K x 160x0001 00000x0001 0FFFありパリティあり
GS4 RAM(1)4K x 160x0001 10000x0001 1FFFありパリティあり
GS5 RAM(1)4K x 160x0001 20000x0001 2FFFありパリティあり
GS6 RAM(1)4K x 160x0001 30000x0001 3FFFありパリティあり
GS7 RAM(1)4K x 160x0001 40000x0001 4FFFありパリティあり
GS8 RAM(1)4K x 160x0001 50000x0001 5FFFありパリティあり
GS9 RAM(1)4K x 160x0001 60000x0001 6FFFありパリティあり
GS10 RAM(1)4K x 160x0001 70000x0001 7FFFありパリティあり
GS11 RAM(1)4K x 160x0001 80000x0001 8FFFありパリティあり
GS12 RAM(1)4K x 160x0001 90000x0001 9FFFありパリティあり
GS13 RAM(1)4K x 160x0001 A0000x0001 AFFFありパリティあり
GS14 RAM(1)4K x 160x0001 B0000x0001 BFFFありパリティあり
GS15 RAM(1)4K x 160x0001 C0000x0001 CFFFありパリティあり
EtherCAT RAM (直接アクセス)(2)8K x 160x0003 08000x0003 27FFありパリティ
CM から CPUx への MSGRAM01K x 160x0003 80000x0003 83FFありパリティありあり
CM から CPUx への MSGRAM11K x 160x0003 84000x0003 87FFありパリティあり
CPUx から CM への MSGRAM01K x 160x0003 90000x0003 93FFありパリティありあり
CPUx から CM への MSGRAM11K x 160x0003 94000x0003 97FFありパリティあり
CPU1 から CPU2 への MSGRAM01K x 160x0003 A0000x0003 A3FFありパリティありあり
CPU1 から CPU2 への MSGRAM11K x 160x0003 A4000x0003 A7FFありパリティあり
CPU2 から CPU1 への MSGRAM01K x 160x0003 B0000x0003 B3FFありパリティありあり
CPU2 から CPU1 への MSGRAM11K x 160x0003 B4000x0003 B7FFありパリティあり
USB RAM(2)2K x 160x0004 10000x0004 17FFあり
CAN A メッセージ RAM2K x 160x0004 90000x0004 97FFパリティ
CAN B メッセージ RAM2K x 160x0004 B0000x0004 B7FFパリティ
MCAN メッセージ RAM 17K x 16 0x0005 8000 0x0005 C3FF ECC
TI OTP(4)1K x 160x0007 00000x0007 03FFECC
ユーザー OTP1K x 160x0007 80000x0007 83FFあり(3)
フラッシュ256K x 160x0008 00000x000B FFFFECCあり
セキュア ROM32K x 160x003E 00000x003E 7FFFパリティあり
ブート ROM96K x 160x003E 80000x003F FFFFパリティ
PIE ベクタ・フェッチ・エラー (ブート ROM の一部)1 x 160x003F FFBE0x003F FFBFパリティ
デフォルト・ベクタ (ブート ROM の一部)64 x 160x003F FFC00x003F FFFFパリティ
CLA データ ROM4K x 160x0100 10000x0100 1FFF
(1) CPU サブシステム間で共有。
(2) CPU1 サブシステムのみ。
(3) CPU1 ユーザー OTP のみがセキュアです。CPU2 ユーザー OTP はセキュアではありません。
(4) TI OTP はテキサス・インスツルメンツの内部用。
(5) CLA のデータ ROM は、このアドレス空間にマップされています。