JAJSHG1E may   2019  – june 2023 TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 改訂履歴
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
      1. 6.3.1 アナログ信号
      2. 6.3.2 デジタル信号
      3. 6.3.3 電源およびグランド
      4. 6.3.4 テスト、JTAG、リセット
    4. 6.4 内部プルアップおよびプルダウン付きのピン
    5. 6.5 ピン多重化
      1. 6.5.1 GPIO 多重化ピンの表
      2. 6.5.2 入力クロスバー
      3. 6.5.3 出力クロスバー、CLB クロスバー、CLB 出力クロスバー、および ePWM クロスバー
      4. 6.5.4 USB ピン多重化
      5. 6.5.5 高速 SPI ピン多重化
      6. 6.5.6 高速 SSI ピン多重化
    6. 6.6 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格 - 民生用
    3. 7.3  ESD 定格 - 車載用
    4. 7.4  推奨動作条件
    5. 7.5  消費電力の概略
      1. 7.5.1 システム消費電流 (外部電源)
      2. 7.5.2 動作モード・テストの説明
      3. 7.5.3 消費電流のグラフ
      4. 7.5.4 消費電流の低減
        1. 7.5.4.1 ペリフェラル・ディセーブル時の標準的な電流低減
    6. 7.6  電気的特性
    7. 7.7  ZWT パッケージの熱抵抗特性
    8. 7.8  PTP パッケージの熱抵抗特性
    9. 7.9  熱設計の検討事項
    10. 7.10 システム
      1. 7.10.1  パワー・マネージメント・モジュール (PMM)
        1. 7.10.1.1 はじめに
        2. 7.10.1.2 概要
          1. 7.10.1.2.1 電源レール監視
          2. 7.10.1.2.2 I/O POR (パワーオン・リセット) 監視
          3. 7.10.1.2.3 VDD POR (パワーオン・リセット) 監視
          4. 7.10.1.2.4 外部監視回路の使用
          5. 7.10.1.2.5 遅延ブロック
        3. 7.10.1.3 外付け部品
          1. 7.10.1.3.1 デカップリング・コンデンサ
          2. 7.10.1.3.2 VDDIO デカップリング
        4. 7.10.1.4 電源シーケンス
          1. 7.10.1.4.1 電源ピンの一括接続
          2. 7.10.1.4.2 信号ピンの電源シーケンス
          3. 7.10.1.4.3 電源ピンの電源シーケンス
            1. 7.10.1.4.3.1 電源シーケンス
            2. 7.10.1.4.3.2 電源シーケンスの概要と違反の影響
            3. 7.10.1.4.3.3 電源スルーレート
        5. 7.10.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 7.10.1.5.1 パワー・マネージメント・モジュールの動作条件
          2. 7.10.1.5.2 パワー・マネージメント・モジュールの特性
      2. 7.10.2  リセット・タイミング
        1. 7.10.2.1 リセット・ソース
        2. 7.10.2.2 リセットの電気的データおよびタイミング
          1. 7.10.2.2.1 リセット (XRSn) のタイミング要件
          2. 7.10.2.2.2 リセット (XRSn) のスイッチング特性
          3. 7.10.2.2.3 リセットのタイミング図
      3. 7.10.3  クロック仕様
        1. 7.10.3.1 クロック・ソース
        2. 7.10.3.2 クロック周波数、要件、および特性
          1. 7.10.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 7.10.3.2.1.1 入力クロック周波数
            2. 7.10.3.2.1.2 水晶発振器の特性
            3. 7.10.3.2.1.3 X1 のタイミング要件
            4. 7.10.3.2.1.4 AUXCLKIN のタイミング要件
            5. 7.10.3.2.1.5 APLL の特性
          2. 7.10.3.2.2 内部クロック周波数
            1. 7.10.3.2.2.1 内部クロック周波数
          3. 7.10.3.2.3 出力クロックの周波数およびスイッチング特性
            1. 7.10.3.2.3.1 XCLKOUT のスイッチング特性 (PLL バイパスまたはイネーブル)
        3. 7.10.3.3 入力クロック
        4. 7.10.3.4 XTAL 発振器
          1. 7.10.3.4.1 概要
          2. 7.10.3.4.2 概要
            1. 7.10.3.4.2.1 電気発振回路
              1. 7.10.3.4.2.1.1 動作モード
                1. 7.10.3.4.2.1.1.1 水晶動作モード
                2. 7.10.3.4.2.1.1.2 シングルエンド動作モード
              2. 7.10.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 7.10.3.4.2.2 水晶振動子
            3. 7.10.3.4.2.3 GPIO 動作モード
          3. 7.10.3.4.3 機能動作
            1. 7.10.3.4.3.1 ESR – 等価直列抵抗
            2. 7.10.3.4.3.2 Rneg – 負性抵抗
            3. 7.10.3.4.3.3 起動時間
              1. 7.10.3.4.3.3.1 X1 / X2 事前条件
            4. 7.10.3.4.3.4 DL – 励振レベル
          4. 7.10.3.4.4 水晶振動子の選択方法
          5. 7.10.3.4.5 テスト
          6. 7.10.3.4.6 一般的な問題とデバッグのヒント
          7. 7.10.3.4.7 水晶発振回路の仕様
            1. 7.10.3.4.7.1 水晶発振器の電気的特性
            2. 7.10.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 7.10.3.4.7.3 水晶発振器のパラメータ
            4. 7.10.3.4.7.4 水晶発振器の電気的特性
        5. 7.10.3.5 内部発振器
          1. 7.10.3.5.1 INTOSC の特性
      4. 7.10.4  フラッシュ・パラメータ
        1. 7.10.4.1 フラッシュ・パラメータ 
        2.       111
      5. 7.10.5  RAM の仕様
      6. 7.10.6  ROM の仕様
      7. 7.10.7  エミュレーション / JTAG
        1. 7.10.7.1 JTAG の電気的データおよびタイミング
          1. 7.10.7.1.1 JTAG のタイミング要件
          2. 7.10.7.1.2 JTAG のスイッチング特性
          3. 7.10.7.1.3 JTAG のタイミング
      8. 7.10.8  GPIO の電気的データおよびタイミング
        1. 7.10.8.1 GPIO - 出力タイミング
          1. 7.10.8.1.1 汎用出力のスイッチング特性
          2. 7.10.8.1.2 汎用出力のタイミング
        2. 7.10.8.2 GPIO - 入力タイミング
          1. 7.10.8.2.1 汎用入力のタイミング要件
          2. 7.10.8.2.2 サンプリング・モード
        3. 7.10.8.3 入力信号のサンプリング・ウィンドウ幅
      9. 7.10.9  割り込み
        1. 7.10.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 7.10.9.1.1 外部割り込みのタイミング要件
          2. 7.10.9.1.2 外部割り込みのスイッチング特性
          3. 7.10.9.1.3 外部割り込みのタイミング
      10. 7.10.10 低消費電力モード
        1. 7.10.10.1 クロック・ゲーティング低消費電力モード
        2. 7.10.10.2 低消費電力モードのウェークアップ・タイミング
          1. 7.10.10.2.1 IDLE モードのタイミング要件
          2. 7.10.10.2.2 IDLE モードのスイッチング特性
          3. 7.10.10.2.3 IDLE 開始および終了タイミング図
          4. 7.10.10.2.4 STANDBY モードのタイミング要件
          5. 7.10.10.2.5 STANDBY モードのスイッチング特性
          6. 7.10.10.2.6 STANDBY の開始 / 終了タイミング図
      11. 7.10.11 外部メモリ・インターフェイス (EMIF)
        1. 7.10.11.1 非同期メモリのサポート
        2. 7.10.11.2 同期 DRAM のサポート
        3. 7.10.11.3 EMIF の電気的データおよびタイミング
          1. 7.10.11.3.1 非同期 RAM
            1. 7.10.11.3.1.1 EMIF 非同期メモリのタイミング要件
            2. 7.10.11.3.1.2 EMIF 非同期メモリのスイッチング特性
            3. 7.10.11.3.1.3 EMIF 非同期メモリのタイミング図
          2. 7.10.11.3.2 同期 RAM
            1. 7.10.11.3.2.1 EMIF 同期メモリのタイミング要件
            2. 7.10.11.3.2.2 EMIF 同期メモリのスイッチング特性
            3. 7.10.11.3.2.3 EMIF 同期メモリのタイミング図
    11. 7.11 C28x アナログ・ペリフェラル
      1. 7.11.1 アナログ・サブシステム
      2. 7.11.2 A/D コンバータ (ADC)
        1. 7.11.2.1 結果レジスタのマッピング
        2. 7.11.2.2 ADC の構成可能性
          1. 7.11.2.2.1 信号モード
        3. 7.11.2.3 ADC の電気的データおよびタイミング
          1. 7.11.2.3.1 ADC の動作条件 (16 ビット差動)
            1. 7.11.2.3.1.1 ADC の動作条件 (16 ビット差動) に関する注意事項
          2. 7.11.2.3.2 ADC の特性 (16 ビット差動)
          3. 7.11.2.3.3 ADC の動作条件 (16ビット・シングルエンド)
            1. 7.11.2.3.3.1 ADC の動作条件 (16 ビット・シングルエンド) に関する注意事項
          4. 7.11.2.3.4 ADC の特性 (16 ビット・シングルエンド)
          5. 7.11.2.3.5 ADC の動作条件 (12 ビット・シングルエンド)
            1. 7.11.2.3.5.1 ADC の動作条件 (12 ビット・シングルエンド) に関する注意事項
          6. 7.11.2.3.6 ADC の特性 (12 ビット・シングルエンド)
          7. 7.11.2.3.7 ADCEXTSOC のタイミング要件
          8. 7.11.2.3.8 ADC 入力モデル
            1. 7.11.2.3.8.1 シングルエンド入力モデルのパラメータ (12 ビット分解能)
            2. 7.11.2.3.8.2 シングルエンド入力モデルのパラメータ (16 ビット分解能)
            3. 7.11.2.3.8.3 シングルエンド入力モデル
            4. 7.11.2.3.8.4 差動入力モデルのパラメータ (16 ビット分解能)
            5. 7.11.2.3.8.5 差動入力モデル
          9. 7.11.2.3.9 ADC のタイミング図
            1. 7.11.2.3.9.1 12 ビット・モードでの ADC タイミング (SYSCLK サイクル)
            2. 7.11.2.3.9.2 16 ビット・モードでの ADC タイミング
        4. 7.11.2.4 温度センサの電気的データおよびタイミング
          1. 7.11.2.4.1 温度センサの特性
      3. 7.11.3 コンパレータ・サブシステム (CMPSS)
        1. 7.11.3.1 CMPSS の電気的データおよびタイミング
          1. 7.11.3.1.1 コンパレータの電気的特性
          2. 7.11.3.1.2 CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 7.11.3.1.3 CMPSS DAC の静的電気特性
          4. 7.11.3.1.4 CMPSS の説明用グラフ
          5. 7.11.3.1.5 CMPSS DAC の動的誤差
      4. 7.11.4 バッファ付き D/A コンバータ (DAC)
        1. 7.11.4.1 バッファ付き DAC の電気的データおよびタイミング
          1. 7.11.4.1.1 バッファ付き DAC の動作条件
          2. 7.11.4.1.2 バッファ付き DAC の電気的特性
          3. 7.11.4.1.3 バッファ付き DAC の注記と説明用グラフ
    12. 7.12 C28x コントロール・ペリフェラル
      1. 7.12.1 拡張キャプチャおよび高分解能キャプチャ (eCAP、HRCAP)
        1. 7.12.1.1 eCAP の同期
        2. 7.12.1.2 eCAP の電気的データおよびタイミング
          1. 7.12.1.2.1 eCAP のタイミング要件
          2. 7.12.1.2.2 eCAP のスイッチング特性
        3. 7.12.1.3 HRCAP の電気的データおよびタイミング
          1. 7.12.1.3.1 HRCAP のスイッチング特性
          2. 7.12.1.3.2 HRCAP のグラフ
      2. 7.12.2 拡張パルス幅変調器 (ePWM)
        1. 7.12.2.1 制御ペリフェラルの同期
        2. 7.12.2.2 ePWM の電気的データおよびタイミング
          1. 7.12.2.2.1 ePWM のタイミング要件
          2. 7.12.2.2.2 ePWM のスイッチング特性
          3. 7.12.2.2.3 トリップ・ゾーン入力のタイミング
            1. 7.12.2.2.3.1 トリップ・ゾーン入力のタイミング要件
        3. 7.12.2.3 外部 ADC 変換開始の電気的データおよびタイミング
          1. 7.12.2.3.1 外部 ADC 変換開始のスイッチング特性
      3. 7.12.3 高分解能パルス幅変調器 (HRPWM)
        1. 7.12.3.1 HRPWM の電気的データおよびタイミング
          1. 7.12.3.1.1 高分解能 PWM の特性
      4. 7.12.4 拡張直交エンコーダ・パルス (eQEP)
        1. 7.12.4.1 eQEP の電気的データおよびタイミング
          1. 7.12.4.1.1 eQEP のタイミング要件
          2. 7.12.4.1.2 eQEP のスイッチング特性
      5. 7.12.5 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 7.12.5.1 SDFM の電気的データおよびタイミング (ASYNC を使用)
          1. 7.12.5.1.1 非同期 GPIO (ASYNC) オプション使用時の SDFM のタイミング要件
          2. 7.12.5.1.2 SDFM のタイミング図
    13. 7.13 C28x 通信ペリフェラル
      1. 7.13.1 CAN (Controller Area Network)
      2. 7.13.2 高速シリアル・インターフェイス (FSI)
        1. 7.13.2.1 FSI トランスミッタ
          1. 7.13.2.1.1 FSITX の電気的データおよびタイミング
            1. 7.13.2.1.1.1 FSITX のスイッチング特性
            2. 7.13.2.1.1.2 FSITX タイミング
        2. 7.13.2.2 FSI レシーバ
          1. 7.13.2.2.1 FSIRX の電気的データおよびタイミング
            1. 7.13.2.2.1.1 FSIRX のタイミング要件
            2. 7.13.2.2.1.2 FSIRX のスイッチング特性
            3. 7.13.2.2.1.3 FSIRX のタイミング図
        3. 7.13.2.3 SPI 信号モード
          1. 7.13.2.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 7.13.2.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 7.13.2.3.1.2 FSITX SPI 信号モードのタイミング
      3. 7.13.3 I2C (Inter-Integrated Circuit)
        1. 7.13.3.1 I2C の電気的データおよびタイミング
          1. 7.13.3.1.1 I2C のタイミング要件
          2. 7.13.3.1.2 I2C のスイッチング特性
          3. 7.13.3.1.3 I2C のタイミング図
      4. 7.13.4 マルチチャネル・バッファ付きシリアル・ポート (McBSP)
        1. 7.13.4.1 McBSP の電気的データおよびタイミング
          1. 7.13.4.1.1 McBSP の送信および受信タイミング
            1. 7.13.4.1.1.1 McBSP のタイミング要件
            2. 7.13.4.1.1.2 McBSP のスイッチング特性
            3. 7.13.4.1.1.3 McBSP 受信および送信タイミング図
          2. 7.13.4.1.2 SPI マスタまたはスレーブとしての McBSP タイミング
            1. 7.13.4.1.2.1 SPI マスタとしての McBSP タイミング要件
            2. 7.13.4.1.2.2 SPI マスタとしての McBSP スイッチング特性
            3. 7.13.4.1.2.3 SPI スレーブとしての McBSP タイミング要件
            4. 7.13.4.1.2.4 SPI スレーブとしての McBSP スイッチング特性
            5. 7.13.4.1.2.5 SPI マスタまたはスレーブとしての McBSP タイミング図
      5. 7.13.5 PMBus (Power Management Bus)
        1. 7.13.5.1 PMBus の電気的データおよびタイミング
          1. 7.13.5.1.1 PMBus の電気的特性
          2. 7.13.5.1.2 PMBus ファスト・モードのスイッチング特性
          3. 7.13.5.1.3 PMBus 標準モードのスイッチング特性
      6. 7.13.6 シリアル通信インターフェイス (SCI)
      7. 7.13.7 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 7.13.7.1 SPI の電気的データおよびタイミング
          1. 7.13.7.1.1 SPI マスタ・モードのタイミング
            1. 7.13.7.1.1.1 SPI マスタ・モードのタイミング要件
            2. 7.13.7.1.1.2 SPI マスタ・モードのスイッチング特性 (クロック位相 = 0)
            3. 7.13.7.1.1.3 SPI マスタ・モードのスイッチング特性 (クロック位相=1)
            4. 7.13.7.1.1.4 SPI マスタ・モードの外部タイミング
          2. 7.13.7.1.2 SPI スレーブ・モードのタイミング
            1. 7.13.7.1.2.1 SPI スレーブ・モードのタイミング要件
            2. 7.13.7.1.2.2 SPI スレーブ・モードのスイッチング特性
            3. 7.13.7.1.2.3 SPI スレーブ・モードの外部タイミング
      8. 7.13.8 EtherCAT スレーブ・コントローラ (ESC)
        1. 7.13.8.1 ESC の機能
        2. 7.13.8.2 ESC サブシステムの統合機能
        3. 7.13.8.3 EtherCAT IP のブロック図
        4. 7.13.8.4 EtherCAT の電気的データおよびタイミング
          1. 7.13.8.4.1 EtherCAT のタイミング要件
          2. 7.13.8.4.2 EtherCAT のスイッチング特性
          3. 7.13.8.4.3 EtherCAT のタイミング図
      9. 7.13.9 ユニバーサル・シリアル・バス (USB) コントローラ
        1. 7.13.9.1 USB の電気的データおよびタイミング
          1. 7.13.9.1.1 USB 入力ポート DP および DM のタイミング要件
          2. 7.13.9.1.2 USB 出力ポート DP および DM スイッチング特性
    14. 7.14 コネクティビティ・マネージャ (CM) のペリフェラル
      1. 7.14.1 モジュラー・コントローラ・エリア・ネットワーク (MCAN) [CAN FD]
      2. 7.14.2 イーサネット・メディア・アクセス・コントローラ (EMAC)
        1. 7.14.2.1 MAC の機能
          1. 7.14.2.1.1 MAC Tx および Rx の機能
          2. 7.14.2.1.2 MAC Tx 機能
          3. 7.14.2.1.3 MAC Rx の機能
        2. 7.14.2.2 イーサネットの電気的データおよびタイミング
          1. 7.14.2.2.1 イーサネットのタイミング要件
          2. 7.14.2.2.2 イーサネットのスイッチング特性
          3. 7.14.2.2.3 イーサネットのタイミング図
        3. 7.14.2.3 イーサネット REVMII の電気的データおよびタイミング
          1. 7.14.2.3.1 イーサネット REVMII のタイミング要件
          2. 7.14.2.3.2 イーサネット REVMII のスイッチング特性
      3. 7.14.3 CM-I2C (Inter-Integrated Circuit)
        1. 7.14.3.1 CM-I2C の電気的データおよびタイミング
          1. 7.14.3.1.1 CM-I2C のタイミング要件
          2. 7.14.3.1.2 CM-I2C のスイッチング特性
          3. 7.14.3.1.3 CM-I2C のタイミング図
      4. 7.14.4 同期式シリアル・インターフェイス (SSI)
        1. 7.14.4.1 SSI の電気的データおよびタイミング
          1. 7.14.4.1.1 SSI のタイミング要件
          2. 7.14.4.1.2 SSI 特性
          3. 7.14.4.1.3 SSI のタイミング図
      5. 7.14.5 CM-UART (Universal Asynchronous Receiver/Transmitter)
      6. 7.14.6 トレース・ポート・インターフェイス・ユニット (TPIU)
        1. 7.14.6.1 TPIU の電気的データおよびタイミング
          1. 7.14.6.1.1 トレース・ポートのスイッチング特性
  9. 8 詳細説明
    1. 8.1  概要
    2. 8.2  機能ブロック図
    3. 8.3  メモリ
      1. 8.3.1 C28x メモリ・マップ
      2. 8.3.2 C28x フラッシュ・メモリ・マップ
      3. 8.3.3 ペリフェラル・レジスタのメモリ・マップ
      4. 8.3.4 EMIF チップ・セレクト・メモリ・マップ
      5. 8.3.5 CM メモリ・マップ
      6. 8.3.6 CM フラッシュ・メモリ・マップ
      7. 8.3.7 ペリフェラル・レジスタのメモリ・マップ (CM)
      8. 8.3.8 メモリ・タイプ
        1. 8.3.8.1 専用 RAM (Mx および Dx RAM)
        2. 8.3.8.2 ローカル共有 RAM (LSx RAM)
        3. 8.3.8.3 グローバル共有 RAM (GSx RAM)
        4. 8.3.8.4 CPU メッセージ RAM (CPU MSGRAM)
        5. 8.3.8.5 CLA メッセージ RAM (CLA MSGRAM)
        6. 8.3.8.6 CLA-DMA メッセージ RAM (CLA-DMA MSGRAM)
        7. 8.3.8.7 CPUx-CM メッセージ RAM (CPUx-CM MSGRAM)
        8. 8.3.8.8 専用 RAM (C0/C1 RAM)
        9. 8.3.8.9 共有 RAM (E0 および Sx RAM)
    4. 8.4  識別
    5. 8.5  バス・アーキテクチャ – ペリフェラル・コネクティビティ
    6. 8.6  ブート ROM およびペリフェラル・ブート
      1. 8.6.1 デバイス・ブート
      2. 8.6.2 デバイス・ブート・モード
      3. 8.6.3 デバイス・ブートの構成
      4. 8.6.4 CPU1 の GPIO 割り当て
    7. 8.7  デュアル・コード・セキュリティ・モジュール (DCSM)
    8. 8.8  C28x (CPU1/CPU2) サブシステム
      1. 8.8.1  C28x プロセッサ
        1. 8.8.1.1 浮動小数点ユニット
        2. 8.8.1.2 三角関数演算ユニット (TMU)
        3. 8.8.1.3 高速整数除算ユニット
        4. 8.8.1.4 VCRC ユニット
      2. 8.8.2  組み込みのリアルタイム解析および診断 (ERAD)
      3. 8.8.3  バックグラウンド CRC-32 (BGCRC)
      4. 8.8.4  制御補償器アクセラレータ (CLA)
      5. 8.8.5  ダイレクト・メモリ・アクセス (DMA)
      6. 8.8.6  プロセッサ間通信 (IPC) モジュール
      7. 8.8.7  C28x タイマ
      8. 8.8.8  デュアル・クロック・コンパレータ (DCC)
        1. 8.8.8.1 特長
        2. 8.8.8.2 DCCx (DCC0、DCC1、DCC2) クロック・ソース入力のマッピング
      9. 8.8.9  ウォッチドッグ・タイマ付きノンマスカブル割り込み (NMIWD)
      10. 8.8.10 ウォッチドッグ
      11. 8.8.11 構成可能ロジック・ブロック (CLB)
    9. 8.9  コネクティビティ・マネージャ (CM) サブシステム
      1. 8.9.1  Arm Cortex-M4 プロセッサ
      2. 8.9.2  ネスト型ベクタ割り込みコントローラ (NVIC)
      3. 8.9.3  AES (Advance Encryption Standard) アクセラレータ
      4. 8.9.4  汎用巡回冗長検査 (GCRC) モジュール
      5. 8.9.5  CM ノンマスカブル割り込み (CMNMI) モジュール
      6. 8.9.6  メモリ保護ユニット (MPU)
      7. 8.9.7  マイクロ・ダイレクト・メモリ・アクセス (μDMA)
      8. 8.9.8  ウォッチドッグ
      9. 8.9.9  CM クロック
        1. 8.9.9.1 CM クロック・ソース
      10. 8.9.10 CM タイマ
    10. 8.10 機能安全
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 アプリケーションと実装
    2. 9.2 デバイスの主な特長
    3. 9.3 アプリケーション情報
      1. 9.3.1 代表的なアプリケーション
        1. 9.3.1.1 高電圧トラクション・インバータ
          1. 9.3.1.1.1 システム・ブロック図
          2. 9.3.1.1.2 高電圧トラクション・インバータのリソース
        2. 9.3.1.2 オンボード充電器 (OBC)
          1. 9.3.1.2.1 システム・ブロック図
          2. 9.3.1.2.2 OBC の技術関連資料
        3. 9.3.1.3 サーボ・ドライブ制御モジュール
          1. 9.3.1.3.1 システム・ブロック図
          2. 9.3.1.3.2 サーボ・ドライブ制御モジュールのリソース
        4. 9.3.1.4 ソーラー・マイクロ・インバータ
          1. 9.3.1.4.1 システム・ブロック図
          2. 9.3.1.4.2 ソーラー・マイクロ・インバータのリソース
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 入門と次のステップ
    2. 10.2 デバイスおよび開発ツールの命名規則
    3. 10.3 マーキング
    4. 10.4 ツールとソフトウェア
    5. 10.5 ドキュメントのサポート
    6. 10.6 サポート・リソース
    7. 10.7 商標
    8. 10.8 静電気放電に関する注意事項
    9. 10.9 用語集
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ZWT|337
  • PTP|176
サーマルパッド・メカニカル・データ
発注情報

6.5.1 GPIO 多重化ピンの表

表 6-7 GPIO 多重化ピン
0、4、8、1212356791011131415ALT
GPIO0EPWM1AI2CA_SDACM-I2CA_SDAESC_GPI0FSITXA_D0
GPIO1EPWM1BMFSRBI2CA_SCLCM-I2CA_SCLESC_GPI1FSITXA_D1
GPIO2EPWM2AOUTPUTXBAR1I2CB_SDAESC_GPI2FSITXA_CLK
GPIO3EPWM2BOUTPUTXBAR2MCLKRBOUTPUTXBAR2I2CB_SCLESC_GPI3FSIRXA_D0
GPIO4EPWM3AOUTPUTXBAR3CANA_TXMCAN_TXESC_GPI4FSIRXA_D1
GPIO5EPWM3BMFSRAOUTPUTXBAR3CANA_RXMCAN_RXESC_GPI5FSIRXA_CLK
GPIO6EPWM4AOUTPUTXBAR4EXTSYNCOUTEQEP3_ACANB_TXESC_GPI6FSITXB_D0
GPIO7EPWM4BMCLKRAOUTPUTXBAR5EQEP3_BCANB_RXESC_GPI7FSITXB_D1
GPIO8EPWM5ACANB_TXADCSOCAOEQEP3_STROBESCIA_TXMCAN_TXESC_GPO0FSITXB_CLKFSITXA_D1FSIRXA_D0
GPIO9EPWM5BSCIB_TXOUTPUTXBAR6EQEP3_INDEXSCIA_RXESC_GPO1FSIRXB_D0FSITXA_D0FSIRXA_CLK
GPIO10EPWM6ACANB_RXADCSOCBOEQEP1_ASCIB_TXMCAN_RXESC_GPO2FSIRXB_D1FSITXA_CLKFSIRXA_D1
GPIO11EPWM6BSCIB_RXOUTPUTXBAR7EQEP1_BSCIB_RXESC_GPO3FSIRXB_CLKFSIRXA_D1
GPIO12EPWM7ACANB_TXMDXBEQEP1_STROBESCIC_TXESC_GPO4FSIRXC_D0FSIRXA_D0
GPIO13EPWM7BCANB_RXMDRBEQEP1_INDEXSCIC_RXESC_GPO5FSIRXC_D1FSIRXA_CLK
GPIO14EPWM8ASCIB_TXMCLKXBOUTPUTXBAR3ESC_GPO6FSIRXC_CLK
GPIO15EPWM8BSCIB_RXMFSXBOUTPUTXBAR4ESC_GPO7FSIRXD_D0
GPIO16SPIA_SIMOCANB_TXOUTPUTXBAR7EPWM9ASD1_D1SSIA_TXFSIRXD_D1
GPIO17SPIA_SOMICANB_RXOUTPUTXBAR8EPWM9BSD1_C1SSIA_RXFSIRXD_CLK
GPIO18SPIA_CLKSCIB_TXCANA_RXEPWM10ASD1_D2MCAN_RXEMIF1_CS2nSSIA_CLKFSIRXE_D0
GPIO19SPIA_STEnSCIB_RXCANA_TXEPWM10BSD1_C2MCAN_TXEMIF1_CS3nSSIA_FSSFSIRXE_D1
GPIO20EQEP1_AMDXACANB_TXEPWM11ASD1_D3EMIF1_BA0TRACE_DATA0FSIRXE_CLKSPIC_SIMO
GPIO21EQEP1_BMDRACANB_RXEPWM11BSD1_C3EMIF1_BA1TRACE_DATA1FSIRXF_D0SPIC_SOMI
GPIO22EQEP1_STROBEMCLKXASCIB_TXEPWM12ASPIB_CLKSD1_D4MCAN_TXEMIF1_RASTRACE_DATA2FSIRXF_D1SPIC_CLK
GPIO23EQEP1_INDEXMFSXASCIB_RXEPWM12BSPIB_STEnSD1_C4MCAN_RXEMIF1_CASTRACE_DATA3FSIRXF_CLKSPIC_STEn
GPIO24OUTPUTXBAR1EQEP2_AMDXBSPIB_SIMOSD2_D1PMBUSA_SCLEMIF1_DQM0TRACE_CLKEPWM13AFSIRXG_D0
GPIO25OUTPUTXBAR2EQEP2_BMDRBSPIB_SOMISD2_C1PMBUSA_SDAEMIF1_DQM1TRACE_SWOEPWM13BFSITXA_D1FSIRXG_D1
GPIO26OUTPUTXBAR3EQEP2_INDEXMCLKXBOUTPUTXBAR3SPIB_CLKSD2_D2PMBUSA_ALERTEMIF1_DQM2ESC_MDIO_CLKEPWM14AFSITXA_D0FSIRXG_CLK
GPIO27OUTPUTXBAR4EQEP2_STROBEMFSXBOUTPUTXBAR4SPIB_STEnSD2_C2PMBUSA_CTLEMIF1_DQM3ESC_MDIO_DATAEPWM14BFSITXA_CLKFSIRXH_D0
GPIO28SCIA_RXEMIF1_CS4nOUTPUTXBAR5EQEP3_ASD2_D3EMIF1_CS2nEPWM15AFSIRXH_D1
GPIO29SCIA_TXEMIF1_SDCKEOUTPUTXBAR6EQEP3_BSD2_C3EMIF1_CS3nESC_LATCH0ESC_I2C_SDAEPWM15BESC_SYNC0FSIRXH_CLK
GPIO30CANA_RXEMIF1_CLKMCAN_RXOUTPUTXBAR7EQEP3_STROBESD2_D4EMIF1_CS4nESC_LATCH1ESC_I2C_SCLEPWM16AESC_SYNC1SPID_SIMO
GPIO31CANA_TXEMIF1_WEnMCAN_TXOUTPUTXBAR8EQEP3_INDEXSD2_C4EMIF1_RNWI2CA_SDACM-I2CA_SDAEPWM16BSPID_SOMI
GPIO32I2CA_SDAEMIF1_CS0nSPIA_SIMOCLB_OUTPUTXBAR1EMIF1_OEnI2CA_SCLCM-I2CA_SCLSPID_CLK
GPIO33I2CA_SCLEMIF1_RNWSPIA_SOMICLB_OUTPUTXBAR2EMIF1_BA0SPID_STEn
GPIO34OUTPUTXBAR1EMIF1_CS2nSPIA_CLKI2CB_SDACLB_OUTPUTXBAR3EMIF1_BA1ESC_LATCH0ENET_MII_CRSSCIA_TXESC_SYNC0
GPIO35SCIA_RXEMIF1_CS3nSPIA_STEnI2CB_SCLCLB_OUTPUTXBAR4EMIF1_A0ESC_LATCH1ENET_MII_COLESC_SYNC1
GPIO36SCIA_TXEMIF1_WAITCANA_RXCLB_OUTPUTXBAR5EMIF1_A1MCAN_RXSD1_D1
GPIO37OUTPUTXBAR2EMIF1_OEnCANA_TXCLB_OUTPUTXBAR6EMIF1_A2MCAN_TXSD1_D2
GPIO38EMIF1_A0SCIC_TXCANB_TXCLB_OUTPUTXBAR7EMIF1_A3ENET_MII_RX_DVENET_MII_CRSSD1_D3
GPIO39EMIF1_A1SCIC_RXCANB_RXCLB_OUTPUTXBAR8EMIF1_A4ENET_MII_RX_ERRENET_MII_COLSD1_D4
GPIO40EMIF1_A2I2CB_SDAENET_MII_CRSESC_I2C_SDA
GPIO41EMIF1_A3I2CB_SCLENET_REVMII_MDIO_RSTENET_MII_COLESC_I2C_SCL
GPIO42I2CA_SDAENET_MDIO_CLKUARTA_TXSCIA_TXUSB0DM
GPIO43I2CA_SCLENET_MDIO_DATAUARTA_RXSCIA_RXUSB0DP
GPIO44EMIF1_A4ENET_MII_TX_CLKESC_TX1_CLK
GPIO45EMIF1_A5ENET_MII_TX_ENESC_TX1_ENA
GPIO46EMIF1_A6SCID_RXENET_MII_TX_ERRESC_MDIO_CLK
GPIO47EMIF1_A7SCID_TXENET_PPS0ESC_MDIO_DATA
GPIO48OUTPUTXBAR3EMIF1_A8SCIA_TXSD1_D1ENET_PPS1ESC_PHY_CLK
GPIO49OUTPUTXBAR4EMIF1_A9SCIA_RXSD1_C1EMIF1_A5ENET_MII_RX_CLKSD2_D1FSITXA_D0
GPIO50EQEP1_AEMIF1_A10SPIC_SIMOSD1_D2EMIF1_A6ENET_MII_RX_DVSD2_D2FSITXA_D1
GPIO51EQEP1_BEMIF1_A11SPIC_SOMISD1_C2EMIF1_A7ENET_MII_RX_ERRSD2_D3FSITXA_CLK
GPIO52EQEP1_STROBEEMIF1_A12SPIC_CLKSD1_D3EMIF1_A8ENET_MII_RX_DATA0SD2_D4FSIRXA_D0
GPIO53EQEP1_INDEXEMIF1_D31EMIF2_D15SPIC_STEnSD1_C3EMIF1_A9ENET_MII_RX_DATA1SD1_C1FSIRXA_D1
GPIO54SPIA_SIMOEMIF1_D30EMIF2_D14EQEP2_ASCIB_TXSD1_D4EMIF1_A10ENET_MII_RX_DATA2SD1_C2FSIRXA_CLKSSIA_TX
GPIO55SPIA_SOMIEMIF1_D29EMIF2_D13EQEP2_BSCIB_RXSD1_C4EMIF1_D0ENET_MII_RX_DATA3SD1_C3FSITXB_D0SSIA_RX
GPIO56SPIA_CLKEMIF1_D28EMIF2_D12EQEP2_STROBESCIC_TXSD2_D1EMIF1_D1I2CA_SDAENET_MII_TX_ENSD1_C4FSITXB_CLKSSIA_CLK
GPIO57SPIA_STEnEMIF1_D27EMIF2_D11EQEP2_INDEXSCIC_RXSD2_C1EMIF1_D2I2CA_SCLENET_MII_TX_ERRFSITXB_D1SSIA_FSS
GPIO58MCLKRAEMIF1_D26EMIF2_D10OUTPUTXBAR1SPIB_CLKSD2_D2EMIF1_D3ESC_LED_LINK0_ACTIVEENET_MII_TX_CLKSD2_C2FSIRXB_D0SPIA_SIMO
GPIO59MFSRAEMIF1_D25EMIF2_D9OUTPUTXBAR2SPIB_STEnSD2_C2EMIF1_D4ESC_LED_LINK1_ACTIVEENET_MII_TX_DATA0SD2_C3FSIRXB_D1SPIA_SOMI
GPIO60MCLKRBEMIF1_D24EMIF2_D8OUTPUTXBAR3SPIB_SIMOSD2_D3EMIF1_D5ESC_LED_ERRENET_MII_TX_DATA1SD2_C4FSIRXB_CLKSPIA_CLK
GPIO61MFSRBEMIF1_D23EMIF2_D7OUTPUTXBAR4SPIB_SOMISD2_C3EMIF1_D6ESC_LED_RUNENET_MII_TX_DATA2CANA_RXSPIA_STEn
GPIO62SCIC_RXEMIF1_D22EMIF2_D6EQEP3_ACANA_RXSD2_D4EMIF1_D7ESC_LED_STATE_RUNENET_MII_TX_DATA3CANA_TX
GPIO63SCIC_TXEMIF1_D21EMIF2_D5EQEP3_BCANA_TXSD2_C4SSIA_TXENET_MII_RX_DATA0SD1_D1ESC_RX1_DATA0SPIB_SIMO
GPIO64EMIF1_D20EMIF2_D4EQEP3_STROBESCIA_RXSSIA_RXENET_MII_RX_DVENET_MII_RX_DATA1SD1_C1ESC_RX1_DATA1SPIB_SOMI
GPIO65EMIF1_D19EMIF2_D3EQEP3_INDEXSCIA_TXSSIA_CLKENET_MII_RX_ERRENET_MII_RX_DATA2SD1_D2ESC_RX1_DATA2SPIB_CLK
GPIO66EMIF1_D18EMIF2_D2I2CB_SDASSIA_FSSENET_MII_RX_DATA0ENET_MII_RX_DATA3SD1_C2ESC_RX1_DATA3SPIB_STEn
GPIO67EMIF1_D17EMIF2_D1ENET_MII_RX_CLKENET_REVMII_MDIO_RSTSD1_D3
GPIO68EMIF1_D16EMIF2_D0ENET_MII_INTRSD1_C3ESC_PHY1_LINKSTATUS
GPIO69EMIF1_D15I2CB_SCLENET_MII_TX_ENENET_MII_RX_CLKSD1_D4ESC_RX1_CLKSPIC_SIMO
GPIO70EMIF1_D14CANA_RXSCIB_TXMCAN_RXENET_MII_RX_DVSD1_C4ESC_RX1_DVSPIC_SOMI
GPIO71EMIF1_D13CANA_TXSCIB_RXMCAN_TXENET_MII_RX_DATA0ENET_MII_RX_ERRESC_RX1_ERRSPIC_CLK
GPIO72EMIF1_D12CANB_TXSCIC_TXENET_MII_RX_DATA1ENET_MII_TX_DATA3ESC_TX1_DATA3SPIC_STEn
GPIO73EMIF1_D11XCLKOUTCANB_RXSCIC_RXENET_RMII_CLKENET_MII_TX_DATA2SD2_D2ESC_TX1_DATA2
GPIO74EMIF1_D10MCAN_TXENET_MII_TX_DATA1SD2_C2ESC_TX1_DATA1
GPIO75EMIF1_D9MCAN_RXENET_MII_TX_DATA0SD2_D3ESC_TX1_DATA0
GPIO76EMIF1_D8SCID_TXENET_MII_RX_ERRSD2_C3ESC_PHY_RESETn
GPIO77EMIF1_D7SCID_RXSD2_D4ESC_RX0_CLK
GPIO78EMIF1_D6EQEP2_ASD2_C4ESC_RX0_DV
GPIO79EMIF1_D5EQEP2_BSD2_D1ESC_RX0_ERR
GPIO80EMIF1_D4EQEP2_STROBESD2_C1ESC_RX0_DATA0
GPIO81EMIF1_D3EQEP2_INDEXESC_RX0_DATA1
GPIO82EMIF1_D2ESC_RX0_DATA2
GPIO83EMIF1_D1ESC_RX0_DATA3
GPIO84SCIA_TXMDXBUARTA_TXESC_TX0_ENAMDXA
GPIO85EMIF1_D0SCIA_RXMDRBUARTA_RXESC_TX0_CLKMDRA
GPIO86EMIF1_A13EMIF1_CASSCIB_TXMCLKXBESC_PHY0_LINKSTATUSMCLKXA
GPIO87EMIF1_A14EMIF1_RASSCIB_RXMFSXBEMIF1_DQM3ESC_TX0_DATA0MFSXA
GPIO88EMIF1_A15EMIF1_DQM0EMIF1_DQM1ESC_TX0_DATA1
GPIO89EMIF1_A16EMIF1_DQM1SCIC_TXEMIF1_CASESC_TX0_DATA2
GPIO90EMIF1_A17EMIF1_DQM2SCIC_RXEMIF1_RASESC_TX0_DATA3
GPIO91EMIF1_A18EMIF1_DQM3I2CA_SDAEMIF1_DQM2PMBUSA_SCLSSIA_TXFSIRXF_D0CLB_OUTPUTXBAR1SPID_SIMO
GPIO92EMIF1_A19EMIF1_BA1I2CA_SCLEMIF1_DQM0PMBUSA_SDASSIA_RXFSIRXF_D1CLB_OUTPUTXBAR2SPID_SOMI
GPIO93EMIF1_BA0SCID_TXPMBUSA_ALERTSSIA_CLKFSIRXF_CLKCLB_OUTPUTXBAR3SPID_CLK
GPIO94SCID_RXEMIF1_BA1PMBUSA_CTLSSIA_FSSFSIRXG_D0CLB_OUTPUTXBAR4SPID_STEn
GPIO95EMIF2_A12FSIRXG_D1CLB_OUTPUTXBAR5
GPIO96EMIF2_DQM1EQEP1_AFSIRXG_CLKCLB_OUTPUTXBAR6
GPIO97EMIF2_DQM0EQEP1_BFSIRXH_D0CLB_OUTPUTXBAR7
GPIO98EMIF2_A0EQEP1_STROBEFSIRXH_D1CLB_OUTPUTXBAR8
GPIO99EMIF2_A1EQEP1_INDEXFSIRXH_CLK
GPIO100EMIF2_A2EQEP2_ASPIC_SIMOESC_GPI0FSITXA_D0
GPIO101EMIF2_A3EQEP2_BSPIC_SOMIESC_GPI1FSITXA_D1
GPIO102EMIF2_A4EQEP2_STROBESPIC_CLKESC_GPI2FSITXA_CLK
GPIO103EMIF2_A5EQEP2_INDEXSPIC_STEnESC_GPI3FSIRXA_D0
GPIO104I2CA_SDAEMIF2_A6EQEP3_ASCID_TXESC_GPI4CM-I2CA_SDAFSIRXA_D1
GPIO105I2CA_SCLEMIF2_A7EQEP3_BSCID_RXESC_GPI5CM-I2CA_SCLFSIRXA_CLKENET_MDIO_CLK
GPIO106EMIF2_A8EQEP3_STROBESCIC_TXESC_GPI6FSITXB_D0ENET_MDIO_DATA
GPIO107EMIF2_A9EQEP3_INDEXSCIC_RXESC_GPI7FSITXB_D1ENET_REVMII_MDIO_RST
GPIO108EMIF2_A10ESC_GPI8FSITXB_CLKENET_MII_INTR
GPIO109EMIF2_A11ESC_GPI9ENET_MII_CRS
GPIO110EMIF2_WAITESC_GPI10FSIRXB_D0ENET_MII_COL
GPIO111EMIF2_BA0ESC_GPI11FSIRXB_D1ENET_MII_RX_CLK
GPIO112EMIF2_BA1ESC_GPI12FSIRXB_CLKENET_MII_RX_DV
GPIO113EMIF2_CASESC_GPI13ENET_MII_RX_ERR
GPIO114EMIF2_RASESC_GPI14ENET_MII_RX_DATA0
GPIO115EMIF2_CS0nOUTPUTXBAR5ESC_GPI15FSIRXC_D0ENET_MII_RX_DATA1
GPIO116EMIF2_CS2nOUTPUTXBAR6ESC_GPI16FSIRXC_D1ENET_MII_RX_DATA2
GPIO117EMIF2_SDCKEESC_GPI17FSIRXC_CLKENET_MII_RX_DATA3
GPIO118EMIF2_CLKESC_GPI18FSIRXD_D0ENET_MII_TX_EN
GPIO119EMIF2_RNWESC_GPI19FSIRXD_D1ENET_MII_TX_ERR
GPIO120EMIF2_WEnESC_GPI20FSIRXD_CLKENET_MII_TX_CLK
GPIO121EMIF2_OEnESC_GPI21FSIRXE_D0ENET_MII_TX_DATA0
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GPIO124EMIF2_D13SPIC_CLKSD1_D2ESC_GPI24ENET_MII_TX_DATA3
GPIO125EMIF2_D12SPIC_STEnSD1_C2ESC_GPI25FSIRXE_D1ESC_LATCH0
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GPIO130EMIF2_D7SD2_D1ESC_GPI30ESC_TX1_CLK
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GPIO133SD2_C2AUXCLKIN
GPIO134EMIF2_D4SD2_D3ESC_GPO1ESC_TX1_DATA2
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