JAJSHG1E may   2019  – june 2023 TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 改訂履歴
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
    3. 6.3 信号の説明
      1. 6.3.1 アナログ信号
      2. 6.3.2 デジタル信号
      3. 6.3.3 電源およびグランド
      4. 6.3.4 テスト、JTAG、リセット
    4. 6.4 内部プルアップおよびプルダウン付きのピン
    5. 6.5 ピン多重化
      1. 6.5.1 GPIO 多重化ピンの表
      2. 6.5.2 入力クロスバー
      3. 6.5.3 出力クロスバー、CLB クロスバー、CLB 出力クロスバー、および ePWM クロスバー
      4. 6.5.4 USB ピン多重化
      5. 6.5.5 高速 SPI ピン多重化
      6. 6.5.6 高速 SSI ピン多重化
    6. 6.6 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格 - 民生用
    3. 7.3  ESD 定格 - 車載用
    4. 7.4  推奨動作条件
    5. 7.5  消費電力の概略
      1. 7.5.1 システム消費電流 (外部電源)
      2. 7.5.2 動作モード・テストの説明
      3. 7.5.3 消費電流のグラフ
      4. 7.5.4 消費電流の低減
        1. 7.5.4.1 ペリフェラル・ディセーブル時の標準的な電流低減
    6. 7.6  電気的特性
    7. 7.7  ZWT パッケージの熱抵抗特性
    8. 7.8  PTP パッケージの熱抵抗特性
    9. 7.9  熱設計の検討事項
    10. 7.10 システム
      1. 7.10.1  パワー・マネージメント・モジュール (PMM)
        1. 7.10.1.1 はじめに
        2. 7.10.1.2 概要
          1. 7.10.1.2.1 電源レール監視
          2. 7.10.1.2.2 I/O POR (パワーオン・リセット) 監視
          3. 7.10.1.2.3 VDD POR (パワーオン・リセット) 監視
          4. 7.10.1.2.4 外部監視回路の使用
          5. 7.10.1.2.5 遅延ブロック
        3. 7.10.1.3 外付け部品
          1. 7.10.1.3.1 デカップリング・コンデンサ
          2. 7.10.1.3.2 VDDIO デカップリング
        4. 7.10.1.4 電源シーケンス
          1. 7.10.1.4.1 電源ピンの一括接続
          2. 7.10.1.4.2 信号ピンの電源シーケンス
          3. 7.10.1.4.3 電源ピンの電源シーケンス
            1. 7.10.1.4.3.1 電源シーケンス
            2. 7.10.1.4.3.2 電源シーケンスの概要と違反の影響
            3. 7.10.1.4.3.3 電源スルーレート
        5. 7.10.1.5 パワー・マネージメント・モジュールの電気的データおよびタイミング
          1. 7.10.1.5.1 パワー・マネージメント・モジュールの動作条件
          2. 7.10.1.5.2 パワー・マネージメント・モジュールの特性
      2. 7.10.2  リセット・タイミング
        1. 7.10.2.1 リセット・ソース
        2. 7.10.2.2 リセットの電気的データおよびタイミング
          1. 7.10.2.2.1 リセット (XRSn) のタイミング要件
          2. 7.10.2.2.2 リセット (XRSn) のスイッチング特性
          3. 7.10.2.2.3 リセットのタイミング図
      3. 7.10.3  クロック仕様
        1. 7.10.3.1 クロック・ソース
        2. 7.10.3.2 クロック周波数、要件、および特性
          1. 7.10.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 7.10.3.2.1.1 入力クロック周波数
            2. 7.10.3.2.1.2 水晶発振器の特性
            3. 7.10.3.2.1.3 X1 のタイミング要件
            4. 7.10.3.2.1.4 AUXCLKIN のタイミング要件
            5. 7.10.3.2.1.5 APLL の特性
          2. 7.10.3.2.2 内部クロック周波数
            1. 7.10.3.2.2.1 内部クロック周波数
          3. 7.10.3.2.3 出力クロックの周波数およびスイッチング特性
            1. 7.10.3.2.3.1 XCLKOUT のスイッチング特性 (PLL バイパスまたはイネーブル)
        3. 7.10.3.3 入力クロック
        4. 7.10.3.4 XTAL 発振器
          1. 7.10.3.4.1 概要
          2. 7.10.3.4.2 概要
            1. 7.10.3.4.2.1 電気発振回路
              1. 7.10.3.4.2.1.1 動作モード
                1. 7.10.3.4.2.1.1.1 水晶動作モード
                2. 7.10.3.4.2.1.1.2 シングルエンド動作モード
              2. 7.10.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 7.10.3.4.2.2 水晶振動子
            3. 7.10.3.4.2.3 GPIO 動作モード
          3. 7.10.3.4.3 機能動作
            1. 7.10.3.4.3.1 ESR – 等価直列抵抗
            2. 7.10.3.4.3.2 Rneg – 負性抵抗
            3. 7.10.3.4.3.3 起動時間
              1. 7.10.3.4.3.3.1 X1 / X2 事前条件
            4. 7.10.3.4.3.4 DL – 励振レベル
          4. 7.10.3.4.4 水晶振動子の選択方法
          5. 7.10.3.4.5 テスト
          6. 7.10.3.4.6 一般的な問題とデバッグのヒント
          7. 7.10.3.4.7 水晶発振回路の仕様
            1. 7.10.3.4.7.1 水晶発振器の電気的特性
            2. 7.10.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 7.10.3.4.7.3 水晶発振器のパラメータ
            4. 7.10.3.4.7.4 水晶発振器の電気的特性
        5. 7.10.3.5 内部発振器
          1. 7.10.3.5.1 INTOSC の特性
      4. 7.10.4  フラッシュ・パラメータ
        1. 7.10.4.1 フラッシュ・パラメータ 
        2.       111
      5. 7.10.5  RAM の仕様
      6. 7.10.6  ROM の仕様
      7. 7.10.7  エミュレーション / JTAG
        1. 7.10.7.1 JTAG の電気的データおよびタイミング
          1. 7.10.7.1.1 JTAG のタイミング要件
          2. 7.10.7.1.2 JTAG のスイッチング特性
          3. 7.10.7.1.3 JTAG のタイミング
      8. 7.10.8  GPIO の電気的データおよびタイミング
        1. 7.10.8.1 GPIO - 出力タイミング
          1. 7.10.8.1.1 汎用出力のスイッチング特性
          2. 7.10.8.1.2 汎用出力のタイミング
        2. 7.10.8.2 GPIO - 入力タイミング
          1. 7.10.8.2.1 汎用入力のタイミング要件
          2. 7.10.8.2.2 サンプリング・モード
        3. 7.10.8.3 入力信号のサンプリング・ウィンドウ幅
      9. 7.10.9  割り込み
        1. 7.10.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 7.10.9.1.1 外部割り込みのタイミング要件
          2. 7.10.9.1.2 外部割り込みのスイッチング特性
          3. 7.10.9.1.3 外部割り込みのタイミング
      10. 7.10.10 低消費電力モード
        1. 7.10.10.1 クロック・ゲーティング低消費電力モード
        2. 7.10.10.2 低消費電力モードのウェークアップ・タイミング
          1. 7.10.10.2.1 IDLE モードのタイミング要件
          2. 7.10.10.2.2 IDLE モードのスイッチング特性
          3. 7.10.10.2.3 IDLE 開始および終了タイミング図
          4. 7.10.10.2.4 STANDBY モードのタイミング要件
          5. 7.10.10.2.5 STANDBY モードのスイッチング特性
          6. 7.10.10.2.6 STANDBY の開始 / 終了タイミング図
      11. 7.10.11 外部メモリ・インターフェイス (EMIF)
        1. 7.10.11.1 非同期メモリのサポート
        2. 7.10.11.2 同期 DRAM のサポート
        3. 7.10.11.3 EMIF の電気的データおよびタイミング
          1. 7.10.11.3.1 非同期 RAM
            1. 7.10.11.3.1.1 EMIF 非同期メモリのタイミング要件
            2. 7.10.11.3.1.2 EMIF 非同期メモリのスイッチング特性
            3. 7.10.11.3.1.3 EMIF 非同期メモリのタイミング図
          2. 7.10.11.3.2 同期 RAM
            1. 7.10.11.3.2.1 EMIF 同期メモリのタイミング要件
            2. 7.10.11.3.2.2 EMIF 同期メモリのスイッチング特性
            3. 7.10.11.3.2.3 EMIF 同期メモリのタイミング図
    11. 7.11 C28x アナログ・ペリフェラル
      1. 7.11.1 アナログ・サブシステム
      2. 7.11.2 A/D コンバータ (ADC)
        1. 7.11.2.1 結果レジスタのマッピング
        2. 7.11.2.2 ADC の構成可能性
          1. 7.11.2.2.1 信号モード
        3. 7.11.2.3 ADC の電気的データおよびタイミング
          1. 7.11.2.3.1 ADC の動作条件 (16 ビット差動)
            1. 7.11.2.3.1.1 ADC の動作条件 (16 ビット差動) に関する注意事項
          2. 7.11.2.3.2 ADC の特性 (16 ビット差動)
          3. 7.11.2.3.3 ADC の動作条件 (16ビット・シングルエンド)
            1. 7.11.2.3.3.1 ADC の動作条件 (16 ビット・シングルエンド) に関する注意事項
          4. 7.11.2.3.4 ADC の特性 (16 ビット・シングルエンド)
          5. 7.11.2.3.5 ADC の動作条件 (12 ビット・シングルエンド)
            1. 7.11.2.3.5.1 ADC の動作条件 (12 ビット・シングルエンド) に関する注意事項
          6. 7.11.2.3.6 ADC の特性 (12 ビット・シングルエンド)
          7. 7.11.2.3.7 ADCEXTSOC のタイミング要件
          8. 7.11.2.3.8 ADC 入力モデル
            1. 7.11.2.3.8.1 シングルエンド入力モデルのパラメータ (12 ビット分解能)
            2. 7.11.2.3.8.2 シングルエンド入力モデルのパラメータ (16 ビット分解能)
            3. 7.11.2.3.8.3 シングルエンド入力モデル
            4. 7.11.2.3.8.4 差動入力モデルのパラメータ (16 ビット分解能)
            5. 7.11.2.3.8.5 差動入力モデル
          9. 7.11.2.3.9 ADC のタイミング図
            1. 7.11.2.3.9.1 12 ビット・モードでの ADC タイミング (SYSCLK サイクル)
            2. 7.11.2.3.9.2 16 ビット・モードでの ADC タイミング
        4. 7.11.2.4 温度センサの電気的データおよびタイミング
          1. 7.11.2.4.1 温度センサの特性
      3. 7.11.3 コンパレータ・サブシステム (CMPSS)
        1. 7.11.3.1 CMPSS の電気的データおよびタイミング
          1. 7.11.3.1.1 コンパレータの電気的特性
          2. 7.11.3.1.2 CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 7.11.3.1.3 CMPSS DAC の静的電気特性
          4. 7.11.3.1.4 CMPSS の説明用グラフ
          5. 7.11.3.1.5 CMPSS DAC の動的誤差
      4. 7.11.4 バッファ付き D/A コンバータ (DAC)
        1. 7.11.4.1 バッファ付き DAC の電気的データおよびタイミング
          1. 7.11.4.1.1 バッファ付き DAC の動作条件
          2. 7.11.4.1.2 バッファ付き DAC の電気的特性
          3. 7.11.4.1.3 バッファ付き DAC の注記と説明用グラフ
    12. 7.12 C28x コントロール・ペリフェラル
      1. 7.12.1 拡張キャプチャおよび高分解能キャプチャ (eCAP、HRCAP)
        1. 7.12.1.1 eCAP の同期
        2. 7.12.1.2 eCAP の電気的データおよびタイミング
          1. 7.12.1.2.1 eCAP のタイミング要件
          2. 7.12.1.2.2 eCAP のスイッチング特性
        3. 7.12.1.3 HRCAP の電気的データおよびタイミング
          1. 7.12.1.3.1 HRCAP のスイッチング特性
          2. 7.12.1.3.2 HRCAP のグラフ
      2. 7.12.2 拡張パルス幅変調器 (ePWM)
        1. 7.12.2.1 制御ペリフェラルの同期
        2. 7.12.2.2 ePWM の電気的データおよびタイミング
          1. 7.12.2.2.1 ePWM のタイミング要件
          2. 7.12.2.2.2 ePWM のスイッチング特性
          3. 7.12.2.2.3 トリップ・ゾーン入力のタイミング
            1. 7.12.2.2.3.1 トリップ・ゾーン入力のタイミング要件
        3. 7.12.2.3 外部 ADC 変換開始の電気的データおよびタイミング
          1. 7.12.2.3.1 外部 ADC 変換開始のスイッチング特性
      3. 7.12.3 高分解能パルス幅変調器 (HRPWM)
        1. 7.12.3.1 HRPWM の電気的データおよびタイミング
          1. 7.12.3.1.1 高分解能 PWM の特性
      4. 7.12.4 拡張直交エンコーダ・パルス (eQEP)
        1. 7.12.4.1 eQEP の電気的データおよびタイミング
          1. 7.12.4.1.1 eQEP のタイミング要件
          2. 7.12.4.1.2 eQEP のスイッチング特性
      5. 7.12.5 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 7.12.5.1 SDFM の電気的データおよびタイミング (ASYNC を使用)
          1. 7.12.5.1.1 非同期 GPIO (ASYNC) オプション使用時の SDFM のタイミング要件
          2. 7.12.5.1.2 SDFM のタイミング図
    13. 7.13 C28x 通信ペリフェラル
      1. 7.13.1 CAN (Controller Area Network)
      2. 7.13.2 高速シリアル・インターフェイス (FSI)
        1. 7.13.2.1 FSI トランスミッタ
          1. 7.13.2.1.1 FSITX の電気的データおよびタイミング
            1. 7.13.2.1.1.1 FSITX のスイッチング特性
            2. 7.13.2.1.1.2 FSITX タイミング
        2. 7.13.2.2 FSI レシーバ
          1. 7.13.2.2.1 FSIRX の電気的データおよびタイミング
            1. 7.13.2.2.1.1 FSIRX のタイミング要件
            2. 7.13.2.2.1.2 FSIRX のスイッチング特性
            3. 7.13.2.2.1.3 FSIRX のタイミング図
        3. 7.13.2.3 SPI 信号モード
          1. 7.13.2.3.1 FSITX SPI 信号モードの電気的データおよびタイミング
            1. 7.13.2.3.1.1 FSITX SPI 信号モードのスイッチング特性
            2. 7.13.2.3.1.2 FSITX SPI 信号モードのタイミング
      3. 7.13.3 I2C (Inter-Integrated Circuit)
        1. 7.13.3.1 I2C の電気的データおよびタイミング
          1. 7.13.3.1.1 I2C のタイミング要件
          2. 7.13.3.1.2 I2C のスイッチング特性
          3. 7.13.3.1.3 I2C のタイミング図
      4. 7.13.4 マルチチャネル・バッファ付きシリアル・ポート (McBSP)
        1. 7.13.4.1 McBSP の電気的データおよびタイミング
          1. 7.13.4.1.1 McBSP の送信および受信タイミング
            1. 7.13.4.1.1.1 McBSP のタイミング要件
            2. 7.13.4.1.1.2 McBSP のスイッチング特性
            3. 7.13.4.1.1.3 McBSP 受信および送信タイミング図
          2. 7.13.4.1.2 SPI マスタまたはスレーブとしての McBSP タイミング
            1. 7.13.4.1.2.1 SPI マスタとしての McBSP タイミング要件
            2. 7.13.4.1.2.2 SPI マスタとしての McBSP スイッチング特性
            3. 7.13.4.1.2.3 SPI スレーブとしての McBSP タイミング要件
            4. 7.13.4.1.2.4 SPI スレーブとしての McBSP スイッチング特性
            5. 7.13.4.1.2.5 SPI マスタまたはスレーブとしての McBSP タイミング図
      5. 7.13.5 PMBus (Power Management Bus)
        1. 7.13.5.1 PMBus の電気的データおよびタイミング
          1. 7.13.5.1.1 PMBus の電気的特性
          2. 7.13.5.1.2 PMBus ファスト・モードのスイッチング特性
          3. 7.13.5.1.3 PMBus 標準モードのスイッチング特性
      6. 7.13.6 シリアル通信インターフェイス (SCI)
      7. 7.13.7 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 7.13.7.1 SPI の電気的データおよびタイミング
          1. 7.13.7.1.1 SPI マスタ・モードのタイミング
            1. 7.13.7.1.1.1 SPI マスタ・モードのタイミング要件
            2. 7.13.7.1.1.2 SPI マスタ・モードのスイッチング特性 (クロック位相 = 0)
            3. 7.13.7.1.1.3 SPI マスタ・モードのスイッチング特性 (クロック位相=1)
            4. 7.13.7.1.1.4 SPI マスタ・モードの外部タイミング
          2. 7.13.7.1.2 SPI スレーブ・モードのタイミング
            1. 7.13.7.1.2.1 SPI スレーブ・モードのタイミング要件
            2. 7.13.7.1.2.2 SPI スレーブ・モードのスイッチング特性
            3. 7.13.7.1.2.3 SPI スレーブ・モードの外部タイミング
      8. 7.13.8 EtherCAT スレーブ・コントローラ (ESC)
        1. 7.13.8.1 ESC の機能
        2. 7.13.8.2 ESC サブシステムの統合機能
        3. 7.13.8.3 EtherCAT IP のブロック図
        4. 7.13.8.4 EtherCAT の電気的データおよびタイミング
          1. 7.13.8.4.1 EtherCAT のタイミング要件
          2. 7.13.8.4.2 EtherCAT のスイッチング特性
          3. 7.13.8.4.3 EtherCAT のタイミング図
      9. 7.13.9 ユニバーサル・シリアル・バス (USB) コントローラ
        1. 7.13.9.1 USB の電気的データおよびタイミング
          1. 7.13.9.1.1 USB 入力ポート DP および DM のタイミング要件
          2. 7.13.9.1.2 USB 出力ポート DP および DM スイッチング特性
    14. 7.14 コネクティビティ・マネージャ (CM) のペリフェラル
      1. 7.14.1 モジュラー・コントローラ・エリア・ネットワーク (MCAN) [CAN FD]
      2. 7.14.2 イーサネット・メディア・アクセス・コントローラ (EMAC)
        1. 7.14.2.1 MAC の機能
          1. 7.14.2.1.1 MAC Tx および Rx の機能
          2. 7.14.2.1.2 MAC Tx 機能
          3. 7.14.2.1.3 MAC Rx の機能
        2. 7.14.2.2 イーサネットの電気的データおよびタイミング
          1. 7.14.2.2.1 イーサネットのタイミング要件
          2. 7.14.2.2.2 イーサネットのスイッチング特性
          3. 7.14.2.2.3 イーサネットのタイミング図
        3. 7.14.2.3 イーサネット REVMII の電気的データおよびタイミング
          1. 7.14.2.3.1 イーサネット REVMII のタイミング要件
          2. 7.14.2.3.2 イーサネット REVMII のスイッチング特性
      3. 7.14.3 CM-I2C (Inter-Integrated Circuit)
        1. 7.14.3.1 CM-I2C の電気的データおよびタイミング
          1. 7.14.3.1.1 CM-I2C のタイミング要件
          2. 7.14.3.1.2 CM-I2C のスイッチング特性
          3. 7.14.3.1.3 CM-I2C のタイミング図
      4. 7.14.4 同期式シリアル・インターフェイス (SSI)
        1. 7.14.4.1 SSI の電気的データおよびタイミング
          1. 7.14.4.1.1 SSI のタイミング要件
          2. 7.14.4.1.2 SSI 特性
          3. 7.14.4.1.3 SSI のタイミング図
      5. 7.14.5 CM-UART (Universal Asynchronous Receiver/Transmitter)
      6. 7.14.6 トレース・ポート・インターフェイス・ユニット (TPIU)
        1. 7.14.6.1 TPIU の電気的データおよびタイミング
          1. 7.14.6.1.1 トレース・ポートのスイッチング特性
  9. 8 詳細説明
    1. 8.1  概要
    2. 8.2  機能ブロック図
    3. 8.3  メモリ
      1. 8.3.1 C28x メモリ・マップ
      2. 8.3.2 C28x フラッシュ・メモリ・マップ
      3. 8.3.3 ペリフェラル・レジスタのメモリ・マップ
      4. 8.3.4 EMIF チップ・セレクト・メモリ・マップ
      5. 8.3.5 CM メモリ・マップ
      6. 8.3.6 CM フラッシュ・メモリ・マップ
      7. 8.3.7 ペリフェラル・レジスタのメモリ・マップ (CM)
      8. 8.3.8 メモリ・タイプ
        1. 8.3.8.1 専用 RAM (Mx および Dx RAM)
        2. 8.3.8.2 ローカル共有 RAM (LSx RAM)
        3. 8.3.8.3 グローバル共有 RAM (GSx RAM)
        4. 8.3.8.4 CPU メッセージ RAM (CPU MSGRAM)
        5. 8.3.8.5 CLA メッセージ RAM (CLA MSGRAM)
        6. 8.3.8.6 CLA-DMA メッセージ RAM (CLA-DMA MSGRAM)
        7. 8.3.8.7 CPUx-CM メッセージ RAM (CPUx-CM MSGRAM)
        8. 8.3.8.8 専用 RAM (C0/C1 RAM)
        9. 8.3.8.9 共有 RAM (E0 および Sx RAM)
    4. 8.4  識別
    5. 8.5  バス・アーキテクチャ – ペリフェラル・コネクティビティ
    6. 8.6  ブート ROM およびペリフェラル・ブート
      1. 8.6.1 デバイス・ブート
      2. 8.6.2 デバイス・ブート・モード
      3. 8.6.3 デバイス・ブートの構成
      4. 8.6.4 CPU1 の GPIO 割り当て
    7. 8.7  デュアル・コード・セキュリティ・モジュール (DCSM)
    8. 8.8  C28x (CPU1/CPU2) サブシステム
      1. 8.8.1  C28x プロセッサ
        1. 8.8.1.1 浮動小数点ユニット
        2. 8.8.1.2 三角関数演算ユニット (TMU)
        3. 8.8.1.3 高速整数除算ユニット
        4. 8.8.1.4 VCRC ユニット
      2. 8.8.2  組み込みのリアルタイム解析および診断 (ERAD)
      3. 8.8.3  バックグラウンド CRC-32 (BGCRC)
      4. 8.8.4  制御補償器アクセラレータ (CLA)
      5. 8.8.5  ダイレクト・メモリ・アクセス (DMA)
      6. 8.8.6  プロセッサ間通信 (IPC) モジュール
      7. 8.8.7  C28x タイマ
      8. 8.8.8  デュアル・クロック・コンパレータ (DCC)
        1. 8.8.8.1 特長
        2. 8.8.8.2 DCCx (DCC0、DCC1、DCC2) クロック・ソース入力のマッピング
      9. 8.8.9  ウォッチドッグ・タイマ付きノンマスカブル割り込み (NMIWD)
      10. 8.8.10 ウォッチドッグ
      11. 8.8.11 構成可能ロジック・ブロック (CLB)
    9. 8.9  コネクティビティ・マネージャ (CM) サブシステム
      1. 8.9.1  Arm Cortex-M4 プロセッサ
      2. 8.9.2  ネスト型ベクタ割り込みコントローラ (NVIC)
      3. 8.9.3  AES (Advance Encryption Standard) アクセラレータ
      4. 8.9.4  汎用巡回冗長検査 (GCRC) モジュール
      5. 8.9.5  CM ノンマスカブル割り込み (CMNMI) モジュール
      6. 8.9.6  メモリ保護ユニット (MPU)
      7. 8.9.7  マイクロ・ダイレクト・メモリ・アクセス (μDMA)
      8. 8.9.8  ウォッチドッグ
      9. 8.9.9  CM クロック
        1. 8.9.9.1 CM クロック・ソース
      10. 8.9.10 CM タイマ
    10. 8.10 機能安全
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 アプリケーションと実装
    2. 9.2 デバイスの主な特長
    3. 9.3 アプリケーション情報
      1. 9.3.1 代表的なアプリケーション
        1. 9.3.1.1 高電圧トラクション・インバータ
          1. 9.3.1.1.1 システム・ブロック図
          2. 9.3.1.1.2 高電圧トラクション・インバータのリソース
        2. 9.3.1.2 オンボード充電器 (OBC)
          1. 9.3.1.2.1 システム・ブロック図
          2. 9.3.1.2.2 OBC の技術関連資料
        3. 9.3.1.3 サーボ・ドライブ制御モジュール
          1. 9.3.1.3.1 システム・ブロック図
          2. 9.3.1.3.2 サーボ・ドライブ制御モジュールのリソース
        4. 9.3.1.4 ソーラー・マイクロ・インバータ
          1. 9.3.1.4.1 システム・ブロック図
          2. 9.3.1.4.2 ソーラー・マイクロ・インバータのリソース
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 入門と次のステップ
    2. 10.2 デバイスおよび開発ツールの命名規則
    3. 10.3 マーキング
    4. 10.4 ツールとソフトウェア
    5. 10.5 ドキュメントのサポート
    6. 10.6 サポート・リソース
    7. 10.7 商標
    8. 10.8 静電気放電に関する注意事項
    9. 10.9 用語集
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ZWT|337
  • PTP|176
サーマルパッド・メカニカル・データ
発注情報

8.3.3 ペリフェラル・レジスタのメモリ・マップ

表 8-3 ペリフェラル・レジスタのメモリ・マップ
ビット・フィールド名 DriverLib 名 ベース・アドレス CPU1 CPU2 DMA CLA パイプライン保護
インスタンス 構造
ペリフェラル・フレーム 0 (PF0)
AdcaResultRegs ADC_RESULT_REGS ADCARESULT_BASE 0x0000_0B00 あり あり あり あり -
AdcbResultRegs ADC_RESULT_REGS ADCBRESULT_BASE 0x0000_0B20 あり あり あり あり -
AdccResultRegs ADC_RESULT_REGS ADCCRESULT_BASE 0x0000_0B40 あり あり あり あり -
AdcdResultRegs ADC_RESULT_REGS ADCDRESULT_BASE 0x0000_0B60 あり あり あり あり -
ペリフェラル・フレーム 1 (PF1)
EPwm1Regs EPWM_REGS EPWM1_BASE 0x0000_4000 あり あり あり あり あり
EPwm2Regs EPWM_REGS EPWM2_BASE 0x0000_4100 あり あり あり あり あり
EPwm3Regs EPWM_REGS EPWM3_BASE 0x0000_4200 あり あり あり あり あり
EPwm4Regs EPWM_REGS EPWM4_BASE 0x0000_4300 あり あり あり あり あり
EPwm5Regs EPWM_REGS EPWM5_BASE 0x0000_4400 あり あり あり あり あり
EPwm6Regs EPWM_REGS EPWM6_BASE 0x0000_4500 あり あり あり あり あり
EPwm7Regs EPWM_REGS EPWM7_BASE 0x0000_4600 あり あり あり あり あり
EPwm8Regs EPWM_REGS EPWM8_BASE 0x0000_4700 あり あり あり あり あり
EPwm9Regs EPWM_REGS EPWM9_BASE 0x0000_4800 あり あり あり あり あり
EPwm10Regs EPWM_REGS EPWM10M_BASE 0x0000_4900 あり あり あり あり あり
EPwm11Regs EPWM_REGS EPWM11_BASE 0x0000_4A00 あり あり あり あり あり
EPwm12Regs EPWM_REGS EPWM12_BASE 0x0000_4B00 あり あり あり あり あり
EPwm13Regs EPWM_REGS EPWM13_BASE 0x0000_4C00 あり あり あり あり あり
EPwm14Regs EPWM_REGS EPWM14_BASE 0x0000_4D00 あり あり あり あり あり
EPwm15Regs EPWM_REGS EPWM15_BASE 0x0000_4E00 あり あり あり あり あり
EPwm16Regs EPWM_REGS EPWM16_BASE 0x0000_4F00 あり あり あり あり あり
EQep1Regs EQEP_REGS EQEP1_BASE 0x0000_5100 あり あり あり あり あり
EQep2Regs EQEP_REGS EQEP2_BASE 0x0000_5140 あり あり あり あり あり
EQep3Regs EQEP_REGS EQEP3_BASE 0x0000_5180 あり あり あり あり あり
ECap1Regs ECAP_REGS ECAP1_BASE 0x0000_5200 あり あり あり あり あり
ECap2Regs ECAP_REGS ECAP2_BASE 0x0000_5240 あり あり あり あり あり
ECap3Regs ECAP_REGS ECAP3_BASE 0x0000_5280 あり あり あり あり あり
ECap4Regs ECAP_REGS ECAP4_BASE 0x0000_52C0 あり あり あり あり あり
ECap5Regs ECAP_REGS ECAP5_BASE 0x0000_5300 あり あり あり あり あり
ECap6Regs ECAP_REGS ECAP6_BASE 0x0000_5340 あり あり あり あり あり
ECap7Regs ECAP_REGS ECAP7_BASE 0x0000_5380 あり あり あり あり あり
DacaRegs DAC_REGS DACA_BASE 0x0000_5C00 あり あり あり あり あり
DacbRegs DAC_REGS DACB_BASE 0x0000_5C10 あり あり あり あり あり
DaccRegs DAC_REGS DACC_BASE 0x0000_5C20 あり あり あり あり あり
Cmpss1Regs CMPSS_REGS CMPSS1_BASE 0x0000_5C80 あり あり あり あり あり
Cmpss2Regs CMPSS_REGS CMPSS2_BASE 0x0000_5CA0 あり あり あり あり あり
Cmpss3Regs CMPSS_REGS CMPSS3_BASE 0x0000_5CC0 あり あり あり あり あり
Cmpss4Regs CMPSS_REGS CMPSS4_BASE 0x0000_5CE0 あり あり あり あり あり
Cmpss5Regs CMPSS_REGS CMPSS5_BASE 0x0000_5D00 あり あり あり あり あり
Cmpss6Regs CMPSS_REGS CMPSS6_BASE 0x0000_5D20 あり あり あり あり あり
Cmpss7Regs CMPSS_REGS CMPSS7_BASE 0x0000_5D40 あり あり あり あり あり
Cmpss8Regs CMPSS_REGS CMPSS8_BASE 0x0000_5D60 あり あり あり あり あり
Sdfm1Regs SDFM_REGS SDFM1_BASE 0x0000_5E00 あり あり あり あり あり
Sdfm2Regs SDFM_REGS SDFM2_BASE 0x0000_5E80 あり あり あり あり あり
ペリフェラル・フレーム 2 (PF2)
SpiaRegs SPI_REGS SPIA_BASE 0x0000_6100 あり あり あり あり あり
SpibRegs SPI_REGS SPIB_BASE 0x0000_6110 あり あり あり あり あり
SpicRegs SPI_REGS SPIC_BASE 0x0000_6120 あり あり あり あり あり
SpidRegs SPI_REGS SPID_BASE 0x0000_6130 あり あり あり あり あり
PmbusaRegs PMBUS_REGS PMBUSA_BASE 0x0000_6400 あり あり あり あり あり
FsiTxaRegs FSI_TX_REGS FSITXA_BASE 0x0000_6600 あり あり あり あり あり
FsiRxaRegs FSI_RX_REGS FSIRXA_BASE 0x0000_6680 あり あり あり あり あり
FsiTxbRegs FSI_TX_REGS FSITXB_BASE 0x0000_6700 あり あり あり あり あり
FsiRxbRegs FSI_RX_REGS FSIRXB_BASE 0x0000_6780 あり あり あり あり あり
FsiRxcRegs FSI_RX_REGS FSIRXC_BASE 0x0000_6880 あり あり あり あり あり
FsiRxdRegs FSI_RX_REGS FSIRXD_BASE 0x0000_6980 あり あり あり あり あり
FsiRxeRegs FSI_RX_REGS FSIRXE_BASE 0x0000_6A80 あり あり あり あり あり
FsiRxfRegs FSI_RX_REGS FSIRXF_BASE 0x0000_6B80 あり あり あり あり あり
FsiRxgRegs FSI_RX_REGS FSIRXG_BASE 0x0000_6C80 あり あり あり あり あり
FsiRxhRegs FSI_RX_REGS FSIRXH_BASE 0x0000_6D80 あり あり あり あり あり
ペリフェラル・フレーム 3 (PF3)
AdcaRegs ADC_REGS ADCA_BASE 0x0000_7400 あり あり - あり あり
AdcbRegs ADC_REGS ADCB_BASE 0x0000_7480 あり あり - あり あり
AdccRegs ADC_REGS ADCC_BASE 0x0000_7500 あり あり - あり あり
AdcdRegs ADC_REGS ADCD_BASE 0x0000_7580 あり あり - あり あり
ペリフェラル・フレーム 4 (PF4)
InputXbarRegs INPUT_XBAR_REGS INPUTXBAR_BASE 0x0000_7900 あり - - - あり
XbarRegs XBAR_REGS XBAR_BASE 0x0000_7920 あり - - - あり
ClbInputXbarRegs INPUT_XBAR_REGS CLBINPUTXBAR_BASE 0x0000_7960 あり - - - あり
EPwmXbarRegs EPWM_XBAR_REGS EPWMXBAR_BASE 0x0000_7A00 あり - - - あり
CLBXbarRegs CLB_XBAR_REGS CLBXBAR_BASE 0x0000_7A40 あり - - - あり
OutputXbarRegs OUTPUT_XBAR_REGS OUTPUTXBAR_BASE 0x0000_7A80 あり - - - あり
ClbOutputXbarRegs OUTPUT_XBAR_REGS CLBOUTPUTXBAR_BASE 0x0000_7BC0 あり - - - あり
GpioCtrlRegs GPIO_CTRL_REGS GPIOCTRL_BASE 0x0000_7C00 あり - - - あり
ペリフェラル・フレーム 5 (PF5)
Emif1ConfigRegs EMIF1_CONFIG_REGS EMIF1CONFIG_BASE 0x0005_F4C0 あり あり - - あり
ペリフェラル・フレーム 6 (PF6)
Emif2ConfigRegs EMIF2_CONFIG_REGS EMIF2CONFIG_BASE 0x0005_F4E0 あり - - - あり
ペリフェラル・フレーム 9 (PF9)
SciaRegs SCI_REGS SCIA_BASE 0x0000_7200 あり あり - - あり
ScibRegs SCI_REGS SCIB_BASE 0x0000_7210 あり あり - - あり
ScicRegs SCI_REGS SCIC_BASE 0x0000_7220 あり あり - - あり
ScidRegs SCI_REGS SCID_BASE 0x0000_7230 あり あり - - あり
I2caRegs I2C_REGS I2CA_BASE 0x0000_7300 あり あり - - あり
I2cbRegs I2C_REGS I2CB_BASE 0x0000_7340 あり あり - - あり
ペリフェラル・フレーム 10 (PF10)
Clb1LogicCfgRegs CLB_LOGIC_CONFIG_REGS CLB1_LOGICCFG_BASE 0x0000_3000 あり あり - あり -
Clb1LogicCtrlRegs CLB_LOGIC_CONTROL_REGS CLB1_LOGICCTL_BASE 0x0000_3100 あり あり - あり -
Clb1DataExchRegs CLB_DATA_EXCHANGE_REGS CLB1_DATAEXCH_BASE 0x0000_3180 あり あり - あり -
Clb2LogicCfgRegs CLB_LOGIC_CONFIG_REGS CLB2_LOGICCFG_BASE 0x0000_3200 あり あり - あり -
Clb2LogicCtrlRegs CLB_LOGIC_CONTROL_REGS CLB2_LOGICCTL_BASE 0x0000_3300 あり あり - あり -
Clb2DataExchRegs CLB_DATA_EXCHANGE_REGS CLB2_DATAEXCH_BASE 0x0000_3380 あり あり - あり -
Clb3LogicCfgRegs CLB_LOGIC_CONFIG_REGS CLB3_LOGICCFG_BASE 0x0000_3400 あり あり - あり -
Clb3LogicCtrlRegs CLB_LOGIC_CONTROL_REGS CLB3_LOGICCTL_BASE 0x0000_3500 あり あり - あり -
Clb3DataExchRegs CLB_DATA_EXCHANGE_REGS CLB3_DATAEXCH_BASE 0x0000_3580 あり あり - あり -
Clb4LogicCfgRegs CLB_LOGIC_CONFIG_REGS CLB4_LOGICCFG_BASE 0x0000_3600 あり あり - あり -
Clb4LogicCtrlRegs CLB_LOGIC_CONTROL_REGS CLB4_LOGICCTL_BASE 0x0000_3700 あり あり - あり -
Clb4DataExchRegs CLB_DATA_EXCHANGE_REGS CLB4_DATAEXCH_BASE 0x0000_3780 あり あり - あり -
Clb5LogicCfgRegs CLB_LOGIC_CONFIG_REGS CLB5_LOGICCFG_BASE 0x0000_3800 あり あり - あり -
Clb5LogicCtrlRegs CLB_LOGIC_CONTROL_REGS CLB5_LOGICCTL_BASE 0x0000_3900 あり あり - あり -
Clb5DataExchRegs CLB_DATA_EXCHANGE_REGS CLB5_DATAEXCH_BASE 0x0000_3980 あり あり - あり -
Clb6LogicCfgRegs CLB_LOGIC_CONFIG_REGS CLB6_LOGICCFG_BASE 0x0000_3A00 あり あり - あり -
Clb6LogicCtrlRegs CLB_LOGIC_CONTROL_REGS CLB6_LOGICCTL_BASE 0x0000_3B00 あり あり - あり -
Clb6DataExchRegs CLB_DATA_EXCHANGE_REGS CLB6_DATAEXCH_BASE 0x0000_3B80 あり あり - あり -
Clb7LogicCfgRegs CLB_LOGIC_CONFIG_REGS CLB7_LOGICCFG_BASE 0x0000_3C00 あり あり - あり -
Clb7LogicCtrlRegs CLB_LOGIC_CONTROL_REGS CLB7_LOGICCTL_BASE 0x0000_3D00 あり あり - あり -
Clb7DataExchRegs CLB_DATA_EXCHANGE_REGS CLB7_DATAEXCH_BASE 0x0000_3D80 あり あり - あり -
Clb8LogicCfgRegs CLB_LOGIC_CONFIG_REGS CLB8_LOGICCFG_BASE 0x0000_3E00 あり あり - あり -
Clb8LogicCtrlRegs CLB_LOGIC_CONTROL_REGS CLB8_LOGICCTL_BASE 0x0000_3F00 あり あり - あり -
Clb8DataExchRegs CLB_DATA_EXCHANGE_REGS CLB8_DATAEXCH_BASE 0x0000_3F80 あり あり - あり -
システム・フレーム
- - M0_RAM_BASE 0x0000_0000 あり あり - - -
- - M1_RAM_BASE 0x0000_0400 あり あり - - -
CpuTimer0Regs CPUTIMER_REGS CPUTIMER0_BASE 0x0000_0C00 あり あり - - -
CpuTimer1Regs CPUTIMER_REGS CPUTIMER1_BASE 0x0000_0C08 あり あり - - -
CpuTimer2Regs CPUTIMER_REGS CPUTIMER2_BASE 0x0000_0C10 あり あり - - -
PieCtrlRegs PIE_CTRL_REGS PIECTRL_BASE 0x0000_0CE0 あり あり - - -
PieVectTable PIE_VECT_TABLE PIEVECTTABLE_BASE 0x0000_0D00 あり あり - - -
DmaRegs DMA_REGS DMA_BASE 0x0000_1000 あり あり - - -
Dmach1Regs DMA_CH_REGS DMA_CH1_BASE 0x0000_1020 あり あり - - -
Dmach2Regs DMA_CH_REGS DMA_CH2_BASE 0x0000_1040 あり あり - - -
Dmach3Regs DMA_CH_REGS DMA_CH3_BASE 0x0000_1060 あり あり - - -
Dmach4Regs DMA_CH_REGS DMA_CH4_BASE 0x0000_1080 あり あり - - -
Dmach5Regs DMA_CH_REGS DMA_CH5_BASE 0x0000_10A0 あり あり - - -
Dmach6Regs DMA_CH_REGS DMA_CH6_BASE 0x0000_10C0 あり あり - - -
Cla1Regs CLA_REGS CLA1_BASE 0x0000_1400 あり あり - - -
- - CLATOCPU_RAM_BASE 0x0000_1480 あり あり - あり -
- - CPUTOCLA_RAM_BASE 0x0000_1500 あり あり - あり -
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