JAJSLP5E May   2022  – September 2024 TMUX4051 , TMUX4052 , TMUX4053

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 熱に関する情報：TMUX405x
    4. 6.4 推奨動作条件
    5. 6.5 電気的特性
    6. 6.6 AC 性能特性
    7. 6.7 タイミング特性
    8. 6.8 代表的特性
  8. 7 パラメータ測定情報
    1. 7.1  オン抵抗
    2. 7.2  オフ・リーク電流
    3. 7.3  オン・リーク電流
    4. 7.4  遷移時間
    5. 7.5  ブレイク・ビフォー・メイク
    6. 7.6  tON(EN) および tOFF(EN)
    7. 7.7  伝搬遅延
    8. 7.8  電荷注入
    9. 7.9  オフ絶縁
    10. 7.10 クロストーク
    11. 7.11 帯域幅
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 双方向動作
      2. 8.3.2 レール・ツー・レール動作
      3. 8.3.3 1.8V ロジック互換入力
      4. 8.3.4 デバイスの機能モード
      5. 8.3.5 真理値表
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
    3. 9.3 設計要件
    4. 9.4 詳細な設計手順
    5. 9.5 アプリケーション曲線
    6. 9.6 電源に関する推奨事項
    7. 9.7 レイアウト
      1. 9.7.1 レイアウトのガイドライン
      2. 9.7.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

9.7.1 レイアウトのガイドライン

高速信号は、ビア数とコーナー数を最小にしてを配線し、信号の反射とインピーダンスの変化を低減します。ビアを使用する必要がある場合は、周囲の空間距離を大きく確保することで、そこでの静電容量を最小化します。各ビアは、信号の伝送ラインにおいて連続性を損ない、また、ボードの他の層からの干渉を拾う可能性を高くしています。高周波信号向けのテスト ポイントを設計する際、スルーホール ピンの使用は推奨されません。

図 9-3 に、TMUX4051、TMUX4052、TMUX4053 向けの PCB レイアウト例を示します。主に考慮すべき事項は以下の通りです。

  • VDD と VSS ピンは、可能な限りそのピンの近くで 0.1µF のコンデンサによるデカップリングを行います。このコンデンサには、電圧定格が十分なものを使用する必要があります。
  • 入力への配線は可能な限り短くします。
  • 平面状のグランド プレーンを使用し、電磁干渉 (EMI) ノイズのピックアップを低減します。
  • デジタル パターンと並行して敏感なアナログ パターンを配線しないでください。可能な限り、デジタル パターンとアナログ パターンの交差は避け、どうしても必要な場合には、必ず直角に交差させてください。