JAJSO54 November   2022 TPA3223

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 Revision History
  5. 5 Device Comparison
  6. 6 Pin Configuration and Functions
    1. 6.1 Pin Functions
  7. 7 Specifications
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 オーディオ特性 (BTL)
    7. 7.7 オーディオ特性 (PBTL)
    8. 7.8 Typical Characteristics, BTL Configuration, AD-mode
    9. 7.9 Typical Characteristics, PBTL Configuration, AD-mode
  8. 8 Parameter Measurement Information
  9. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagrams
    3. 9.3 Feature Description
      1. 9.3.1 Input Configuration, Gain Setting And Primary / Peripheral Operation
      2. 9.3.2 Gain Setting And Clock Synchronization
      3. 9.3.3 PWM Modulation
      4. 9.3.4 Oscillator
      5. 9.3.5 Input Impedance
      6. 9.3.6 Error Reporting
    4. 9.4 Device Functional Modes
      1. 9.4.1 Powering Up
        1. 9.4.1.1 Startup Ramp Time
      2. 9.4.2 Powering Down
        1. 9.4.2.1 Power Down Ramp Time
      3. 9.4.3 Device Reset
      4. 9.4.4 Device Soft Mute
      5. 9.4.5 Device Protection System
        1. 9.4.5.1 Overload and Short Circuit Current Protection
        2. 9.4.5.2 Signal Clipping and Pulse Injector
        3. 9.4.5.3 DC Speaker Protection
        4. 9.4.5.4 Pin-to-Pin Short Circuit Protection (PPSC)
        5. 9.4.5.5 Overtemperature Protection OTW and OTE
        6. 9.4.5.6 Undervoltage Protection (UVP), Overvoltage Protection (OVP), and Power-on Reset (POR)
        7. 9.4.5.7 Fault Handling
  10. 10Application and Implementation
    1. 10.1 Application Information
    2. 10.2 Typical Applications
      1. 10.2.1 Stereo BTL Application
        1. 10.2.1.1 Design Requirements
        2. 10.2.1.2 Detailed Design Procedures
          1. 10.2.1.2.1 Decoupling Capacitor Recommendations
          2. 10.2.1.2.2 PVDD Capacitor Recommendation
          3. 10.2.1.2.3 BST capacitors
          4. 10.2.1.2.4 PCB Material Recommendation
      2. 10.2.2 Application Curves
      3. 10.2.3 Typical Application, Differential (2N), AD-Mode PBTL (Outputs Paralleled after LC filter)
        1. 10.2.3.1 Design Requirements
    3. 10.3 Power Supply Recommendations
      1. 10.3.1 Power Supplies
        1. 10.3.1.1 VDD Supply
        2. 10.3.1.2 AVDD and GVDD Supplies
        3. 10.3.1.3 PVDD Supply
        4. 10.3.1.4 BST Supply
    4. 10.4 Layout
      1. 10.4.1 Layout Guidelines
      2. 10.4.2 Layout Examples
        1. 10.4.2.1 BTL Application Printed Circuit Board Layout Example
        2. 10.4.2.2 PBTL (Outputs Paralleled after LC filter) Application Printed Circuit Board Layout Example
  11. 11Device and Documentation Support
    1. 11.1 Documentation Support
    2. 11.2 Receiving Notification of Documentation Updates
    3. 11.3 サポート・リソース
    4. 11.4 Trademarks
    5. 11.5 Electrostatic Discharge Caution
    6. 11.6 Glossary
  12. 12Mechanical, Packaging, and Orderable Information

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3 推奨動作条件

自由気流での動作温度範囲内 (特に記述のない限り)
最小値 代表値 最大値 単位
PVDD 電力段電源 DC 電源電圧 10 42 45 V
VDD(1) VDD、GVDD、AVDD 用の外部電源 DC 電源電圧 4.5 5 5.5 V
AVDD アナログ回路の電源電圧 DC 電源電圧 4.5 5 5.5 V
GVDD ゲート・ドライブ回路の電源電圧 DC 電源電圧 4.5 5 5.5 V
VIN 入力電圧の最大振幅 (INx_P、INx_M) ±2.8 V
RL(BTL) 負荷インピーダンス BTL PVDD = 42V、出力フィルタのインダクタンスは推奨範囲内 3.5 4 Ω
PVDD = 42V 未満、出力フィルタのインダクタンスは推奨範囲内 PVDD/(IOC, BTL)
RL(PBTL) 負荷インピーダンス PBTL PVDD = 42V、出力フィルタのインダクタンスは推奨範囲内 1.6 3 Ω
LOUT(BTL) 出力フィルタのインダクタンス IOC での最小出力インダクタンス 5 10 μH
LOUT(PBTL) 出力フィルタのインダクタンス、LC フィルタの後の PBTL 1/2 IOC での各インダクタにおける最小出力インダクタンス 5 10 μH
FPWM AM 干渉回避用に PWM フレーム・レートを選択可能、抵抗の許容誤差 1% 公称 460 480 500 kHz
AM1 510 533 555
AM2 575 600 625
fOSC(IO) OSCM/OSCP の CLK 入力 (ペリフェラル・モード) 2.3 3.78 MHz
R(FREQ_ADJ) PWM フレーム・レート・プログラミング抵抗 公称、1 次モード 9.9 10 10.1 kΩ
AM1、1 次モード 29.7 30 30.3
AM2、1 次モード 49.5 50 50.5
CPVDD PVDD 近接デカップリング・コンデンサ 1.0 μF
V(FREQ_ADJ) ペリフェラル・モード動作用の FREQ_ADJ ピンの電圧 ペリフェラル・モード (AVDDに接続) 5 V
TJ 接合部温度 0 125 ℃
(1) VDD は 5V の電源に接続する必要があります。