JAJSO54 November   2022 TPA3223

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 Revision History
  5. 5 Device Comparison
  6. 6 Pin Configuration and Functions
    1. 6.1 Pin Functions
  7. 7 Specifications
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 オーディオ特性 (BTL)
    7. 7.7 オーディオ特性 (PBTL)
    8. 7.8 Typical Characteristics, BTL Configuration, AD-mode
    9. 7.9 Typical Characteristics, PBTL Configuration, AD-mode
  8. 8 Parameter Measurement Information
  9. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagrams
    3. 9.3 Feature Description
      1. 9.3.1 Input Configuration, Gain Setting And Primary / Peripheral Operation
      2. 9.3.2 Gain Setting And Clock Synchronization
      3. 9.3.3 PWM Modulation
      4. 9.3.4 Oscillator
      5. 9.3.5 Input Impedance
      6. 9.3.6 Error Reporting
    4. 9.4 Device Functional Modes
      1. 9.4.1 Powering Up
        1. 9.4.1.1 Startup Ramp Time
      2. 9.4.2 Powering Down
        1. 9.4.2.1 Power Down Ramp Time
      3. 9.4.3 Device Reset
      4. 9.4.4 Device Soft Mute
      5. 9.4.5 Device Protection System
        1. 9.4.5.1 Overload and Short Circuit Current Protection
        2. 9.4.5.2 Signal Clipping and Pulse Injector
        3. 9.4.5.3 DC Speaker Protection
        4. 9.4.5.4 Pin-to-Pin Short Circuit Protection (PPSC)
        5. 9.4.5.5 Overtemperature Protection OTW and OTE
        6. 9.4.5.6 Undervoltage Protection (UVP), Overvoltage Protection (OVP), and Power-on Reset (POR)
        7. 9.4.5.7 Fault Handling
  10. 10Application and Implementation
    1. 10.1 Application Information
    2. 10.2 Typical Applications
      1. 10.2.1 Stereo BTL Application
        1. 10.2.1.1 Design Requirements
        2. 10.2.1.2 Detailed Design Procedures
          1. 10.2.1.2.1 Decoupling Capacitor Recommendations
          2. 10.2.1.2.2 PVDD Capacitor Recommendation
          3. 10.2.1.2.3 BST capacitors
          4. 10.2.1.2.4 PCB Material Recommendation
      2. 10.2.2 Application Curves
      3. 10.2.3 Typical Application, Differential (2N), AD-Mode PBTL (Outputs Paralleled after LC filter)
        1. 10.2.3.1 Design Requirements
    3. 10.3 Power Supply Recommendations
      1. 10.3.1 Power Supplies
        1. 10.3.1.1 VDD Supply
        2. 10.3.1.2 AVDD and GVDD Supplies
        3. 10.3.1.3 PVDD Supply
        4. 10.3.1.4 BST Supply
    4. 10.4 Layout
      1. 10.4.1 Layout Guidelines
      2. 10.4.2 Layout Examples
        1. 10.4.2.1 BTL Application Printed Circuit Board Layout Example
        2. 10.4.2.2 PBTL (Outputs Paralleled after LC filter) Application Printed Circuit Board Layout Example
  11. 11Device and Documentation Support
    1. 11.1 Documentation Support
    2. 11.2 Receiving Notification of Documentation Updates
    3. 11.3 サポート・リソース
    4. 11.4 Trademarks
    5. 11.5 Electrostatic Discharge Caution
    6. 11.6 Glossary
  12. 12Mechanical, Packaging, and Orderable Information

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.5 電気的特性

PVDD = 42V、VDD = 5V、GVDD = 5V、AVDD = 5V、 TC (ケース温度) = 75℃、fS = 480kHz (特に記述のない限り)
パラメータ テスト条件 最小値 代表値 最大値 単位
電源電圧および電流消費
IVDD VDD 電源電流 動作、オーディオ信号なし、VDD = 5V 150 µA
IVDD リセット・モード、VDD = 5V 5 μA
IGVDD ゲート電源電流。AD モード変調 50% デューティ・サイクル、VDD = 5V 23 mA
IGVDD リセット・モード、VDD = 5V 5 µA
IPVDD 合計 PVDD アイドル電流、AD モード変調、BTL 推奨出力フィルタを使用してデューティ・サイクル 50% 45 mA
IPVDD 合計 PVDD アイドル電流、AD モード変調、BTL 推奨出力フィルタを使用してデューティ・サイクル 50%、TC = 25℃ 35 mA
IPVDD 合計 PVDD アイドル電流、AD モード変調、BTL リセット・モード、スイッチングなし 1 mA
アナログ入力
G 反転電圧ゲイン、VOUT/VIN (1 次クロック同期デバイス構成) R1 = 5.6kΩ、R2 = オープン 20 dB
R1 = 20kΩ、R2 = 100kΩ 23.5
R1 = 39kΩ、R2 = 100kΩ 32
R1 = 47kΩ、R2 = 75kΩ 36
反転電圧ゲイン、VOUT/VIN (ペリフェラル・クロック同期デバイス構成) R1 = 51kΩ、R2 = 51kΩ 20
R1 = 75kΩ、R2 = 47kΩ 23.5
R1 = 100kΩ、R2 = 39kΩ 32
R1 = 100kΩ、R2 = 16kΩ 36
RIN 入力抵抗 G = 20dB 48 kΩ
G = 23.5dB 24
G = 32dB 12
G = 36dB 7.3
発振器
fOSC(IO)(1) 公称、1 次モード FPWM × 6 2.76 2.88 3 MHz
AM1、1 次モード 3.06 3.198 3.33
AM2、1 次モード 3.45 3.6 3.75
VIH High レベル入力電圧 2.7 V
VIL Low レベル入力電圧 0.7 V
外部発振器 (ペリフェラル・モード)

出力段 MOSFET
RDS(on) ドレイン-ソース間抵抗、ローサイド (LS) TJ = 25℃、金属皮膜抵抗を除く、
GVDD = 5V		 60 mΩ
ドレイン-ソース間抵抗、ハイサイド (HS) 60 mΩ
I/O 保護
Vuvp,AVDD 低電圧保護制限、AVDD 4 V
Vuvp,AVDD,hyst 低電圧保護ヒステリシス、AVDD 0.2 V
Vuvp,PVDD 低電圧保護制限、PVDD_x 9.1 V
Vuvp,PVDD,hyst 低電圧保護ヒステリシス、PVDD_x 0.6 V
Vovp,PVDD 過電圧保護制限、PVDD_x 46 V
Vovp,PVDD,hyst 過電圧保護ヒステリシス、PVDD_x 0.85 V
OTW 過熱警告、OTW_CLIP 125 ℃
OTWhyst OTW イベント後に OTW_CLIP が非アクティブになるためには、温度が OTW 温度より低くなることが必要。 20 ℃
OTE 過熱エラー 155 ℃
OTEhyst OTE イベント後に FAULT を解放するにはリセットが必要 20 ℃
OTE-OTW(differential) OTE-OTW の差分 25 ℃
OLPC 過負荷保護カウンタ fPWM = 480kHz (1024 PWM サイクル) 2.2 ms
IOC, BTL 過電流制限保護、スピーカー負荷電流 1Ω 負荷での公称ピーク電流 10 A
IOC, PBTL 過電流制限保護、スピーカー出力電流 1Ω 負荷での公称ピーク電流 20 A
IOCT 過電流応答時間 スイッチング遷移から、過電流によって状態がフリップするまでの時間 150 ns
静的デジタル仕様
VIH High レベル入力電圧 RESET に変更。 2.3 V
VIL Low レベル入力電圧 0.7 V
Ilkg 入力リーク電流 OSCM、OSCP、RESET 100 μA
OTW / シャットダウン (FAULT)
RINT_PU 内部プルアップ抵抗、OTW_CLIP から AVDD、FAULT から AVDD 26 kΩ
VOH High レベル出力電圧 内部プルアップ抵抗 4.5 5 5.5 V
VOL Low レベル出力電圧 IO = 4mA 200 500 mV
(1) 公称値、AM1 と AM2 は同じ内部発振器を使用、固定比率 4：4.5：5