JAJS324C February   2008  – October 2023 TPS2550 , TPS2551

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 製品比較表
  7. 6 ピン構成および機能
  8. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 代表的特性
  9. 8 パラメータ測定情報
  10. 9 詳細説明
    1. 9.1 概要
    2. 9.2 機能ブロック図
    3. 9.3 機能説明
      1. 9.3.1 過電流
      2. 9.3.2 逆電圧保護
      3. 9.3.3 FAULT 応答
      4. 9.3.4 低電圧誤動作防止 (UVLO)
      5. 9.3.5 イネーブル (EN または EN)
      6. 9.3.6 温度検出
      7. 9.3.7 デバイスの機能モード
    4. 9.4 プログラミング
      1. 9.4.1 電流制限スレッショルドのプログラミング
  11. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 2 レベル電流制限回路
      2. 10.2.2 設計要件
      3. 10.2.3 詳細設計手順
        1. 10.2.3.1 最小電流制限を超える設計
        2. 10.2.3.2 最大電流制限を下回る設計
        3. 10.2.3.3 入力および出力容量
      4. 10.2.4 自動再試行機能
      5. 10.2.5 ラッチオフ機能
      6. 10.2.6 USB 電源スイッチとしての代表的なアプリケーション
        1. 10.2.6.1 設計要件
          1. 10.2.6.1.1 USB パワー・ディストリビューションの要件
        2. 10.2.6.2 詳細設計手順
          1. 10.2.6.2.1 ユニバーサル・シリアル・バス (USB) の配電要件
    3. 10.3 電源に関する推奨事項
      1. 10.3.1 セルフ・パワーおよびバス・パワーのハブ
      2. 10.3.2 低消費電力バス駆動および高電力バス駆動の機能
      3. 10.3.3 許容損失と接合部温度
    4. 10.4 レイアウト
      1. 10.4.1 レイアウトのガイドライン
      2. 10.4.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントの更新通知を受け取る方法
    2. 11.2 サポート・リソース
    3. 11.3 商標
    4. 11.4 静電気放電に関する注意事項
    5. 11.5 用語集
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

10.2.5 ラッチオフ機能

図 10-4 の回路では、過電流ラッチオフ機能を実装するため、SN74HC00 クワッド NAND ゲートを使用しています。TPS2550/51 の動作電圧 (2.5V～6.5V) の全範囲にわたって動作するように、SN74HC00 ハイスピード CMOS ロジック・ゲートが選択されています。

この回路は、アクティブ High の TPS2551 と組み合わせて動作するよう設計されています。スイッチがオフ状態の間に確実に初期化されるように、VIN が安定するまでの間、起動中、イネーブルをロジック Low にしておく必要があります。VIN が安定した後、イネーブルをロジック High にすると、スイッチがターンオンします。過電流条件時に FAULT が一時的に Low にプルされると、STAT ロジックが Low にラッチされ、スイッチはターンオフします。ホストは、STAT を監視することで、過電流条件の有無を判断できます。イネーブルをトグルすると、STAT がリセットされ、スイッチが再度ターンオンします。

GUID-C4435B23-8CB3-491A-B592-198E985EC8A7-low.gif図 10-4 クワッド NAND ゲートを使用した過電流ラッチオフ