JAJSOW8E November   2007  – January 2024 TPS5430-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成と機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD Ratings
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報 (DDA パッケージ)
    5. 5.5 電気的特性
    6. 5.6 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  発振周波数
      2. 6.3.2  基準電圧
      3. 6.3.3  イネーブル (ENA) と内部スロースタート時間
      4. 6.3.4  低電圧誤動作防止 (UVLO)
      5. 6.3.5  ブースト･キャパシタ (BOOT)
      6. 6.3.6  出力フィードバック (VSENSE) と内部補償
      7. 6.3.7  ボルテージ･フィード･フォワード
      8. 6.3.8  パルス幅変調 (PWM) 制御
      9. 6.3.9  過電流保護
      10. 6.3.10 過電圧保護 (OVP)
      11. 6.3.11 サーマル・シャットダウン
    4. 6.4 デバイスの機能モード
      1. 6.4.1 最小入力電圧付近での動作
      2. 6.4.2 ENA 制御による動作
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 アプリケーション回路、12 V 入力から 5 V 出力へ
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
          1. 7.2.1.2.1 WEBENCH® ツールによるカスタム設計
          2. 7.2.1.2.2 スイッチング周波数
          3. 7.2.1.2.3 入力コンデンサ
          4. 7.2.1.2.4 出力フィルタ部品
            1. 7.2.1.2.4.1 インダクタの選択
            2. 7.2.1.2.4.2 コンデンサの選択
          5. 7.2.1.2.5 出力電圧の設定ポイント
          6. 7.2.1.2.6 ブート･キャパシタ
          7. 7.2.1.2.7 キャッチ ダイオード
          8. 7.2.1.2.8 詳細情報
            1. 7.2.1.2.8.1 出力電圧の制限
            2. 7.2.1.2.8.2 内部補償回路
            3. 7.2.1.2.8.3 熱に関する計算
        3. 7.2.1.3 アプリケーション曲線
      2. 7.2.2 9V～21V 入力、5V 出力のアプリケーション回路
      3. 7.2.3 セラミック出力フィルタ キャパシタを使用する回路
        1. 7.2.3.1 出力フィルタ部品の選択
        2. 7.2.3.2 外部補償回路
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
      1. 8.1.1 開発サポート
        1. 8.1.1.1 WEBENCH® ツールによるカスタム設計
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 ドキュメントの更新通知を受け取る方法
    4. 8.4 サポート・リソース
    5. 8.5 商標
    6. 8.6 静電気放電に関する注意事項
    7. 8.7 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

4 ピン構成と機能

GUID-20231103-SS0I-B5SN-SWCX-GZSMRNZKQZXX-low.svg図 4-1 DDA パッケージ 8 ピン SOIC (サーマル パッド付き) 上面図
表 4-1 ピンの機能
ピン タイプ 説明
番号 名称
1 BOOT O ハイサイド FET ゲート ドライバ用ブースト キャパシタ接続端子。BOOT ピンと PH ピンの間に 0.01μF の低 ESR キャパシタを接続。
2、3 NC — 未接続。IO ではありません。
4 VSENSE I レギュレータ用フィードバック電圧検出端子。出力電圧デバイダに接続。
5 ENA I オン / オフ制御。0.5V 以下でスイッチング停止。この端子がフローティングでイネーブル。
6 GND — グランド。DAP に接続。
7 VIN I 電源入力。高品質、低 ESR のセラミック･キャパシタを、できるだけデバイス パッケージに近づけて VIN ピンと GND ピンの間に接続する。
8 PH O ハイサイド パワー MOSFET のソース。外部インダクタおよびダイオードに接続される。
— DAP — 適切な動作のためには、GND ピンを露出したパッドに接続する必要があります。