JAJSOW8E November 2007 – January 2024 TPS5430-Q1
PRODUCTION DATA
低 ESR のセラミック･バイパス･キャパシタを、VIN ピンに接続します。バイパス コンデンサ接続、VIN ピン、およびグランド ピンによって形成されるループの面積は、最小限に抑えるよう注意が必要です。そのためには、VIN パターンに隣接するデバイスの下のトップサイド グランド領域を広げ、バイパス･キャパシタをできるだけ VIN ピンに近づけて設置するのが最善の方法です。推奨される最小バイパス容量は、X5R または X7R クラスの誘導体が使用されている 4.7μF のセラミック･キャパシタです。
IC 直下のトップ層には、サーマル パッドに接続するための露出した領域を持つグランド領域が必要です。ビアを使用して、このグランド領域を任意の内部グランド プレーンに接続します。入力および出力フィルタ コンデンサのグランド側にも、追加のビアを使用します。GND ピンは、図 7-12 に示すように、デバイスの下のグランド領域に接続することによって PCB のグランドに接続する必要があります。
PH ピンは、出力インダクタ、キャッチ ダイオード、およびブート キャパシタに接続する必要があります。PH の接続はスイッチング ノードであるため、インダクタは PH ピンのすぐ近くに配置し、PCB 導体の面積をできるだけ小さくして過度の容量性カップリングを避ける必要があります。キャッチ ダイオードもデバイスの近くに配置し、出力電流ループ領域の面積を最小化する必要があります。図に示すように、位相ノードと BOOT ピンの間にはブート･キャパシタを接続します。ブート･キャパシタは IC に近づけて配置し、導体パターンはできるだけ短くしてください。図に示すように部品を配置し接続すると正常に動作しますが、これとは別の接続を行うことも可能です。
VOUT パターンと GND の間には、図に示すように出力フィルタ キャパシタを接続します。PH、LOUT、COUT、GND で形成されるループの面積は、実用的な範囲でできるだけ小さくします。
出力電圧を設定するために、抵抗デバイダ回路を使用して、VOUT パターンを VSENSE ピンに接続します。このパターンは、PH パターンから少し離して配線してください。IC パッケージのサイズとデバイスのピン配置の関係で、このパターンを出力キャパシタの下に配線しなければならない場合があります。出力キャパシタの下に配線できない場合は、別の層上に配線します。
図 7-12 に示すようなグランド接続方法を使用している場合は、別の層へのビア接続を使用して ENA ピンに配線します。