JAJSF57A
April 2018 – December 2018
TPS745
PRODUCTION DATA.
1
特長
2
アプリケーション
3
概要
Device Images
代表的なアプリケーション
4
改訂履歴
5
Pin Configuration and Functions
Pin Functions
6
Specifications
6.1
Absolute Maximum Ratings
6.2
ESD Ratings
6.3
Recommended Operating Conditions
6.4
Thermal Information
6.5
Electrical Characteristics
6.6
Timing Requirements
6.7
Typical Characteristics
7
Detailed Description
7.1
Overview
7.2
Functional Block Diagram
7.3
Feature Description
7.3.1
Undervoltage Lockout (UVLO)
7.3.2
Shutdown
7.3.3
Foldback Current Limit
7.3.4
Thermal Shutdown
7.4
Device Functional Modes
7.4.1
Device Functional Mode Comparison
7.4.2
Normal Operation
7.4.3
Dropout Operation
7.4.4
Disabled
8
Application and Implementation
8.1
Application Information
8.1.1
Adjustable Device Feedback Resistors
8.1.2
Input and Output Capacitor Selection
8.1.3
Dropout Voltage
8.1.4
Exiting Dropout
8.1.5
Reverse Current
8.1.6
Power Dissipation (PD)
8.1.7
Power-Good Function
8.1.8
Feed-Forward Capacitor (CFF)
8.2
Typical Application
8.2.1
Design Requirements
8.2.2
Detailed Design Procedure
8.2.2.1
Input Current
8.2.2.2
Thermal Dissipation
8.2.3
Application Curve
9
Power Supply Recommendations
10
Layout
10.1
Layout Guidelines
10.2
Layout Example
11
デバイスおよびドキュメントのサポート
11.1
ドキュメントのサポート
11.1.1
関連資料
11.2
ドキュメントの更新通知を受け取る方法
11.3
コミュニティ・リソース
11.4
商標
11.5
静電気放電に関する注意事項
11.6
Glossary
12
メカニカル、パッケージ、および注文情報
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
DRV|6
MPDS216E
サーマルパッド・メカニカル・データ
DRV|6
QFND087M
発注情報
jajsf57a_oa
jajsf57a_pm
6.6
Timing Requirements
PARAMETER
TEST CONDITIONS
MIN
NOM
MAX
UNIT
t
PGDH
PG delay time rising
(1)
Time from 92% VOUT to 20% of PG
135
165
178
µs
t
PGDL
PG delay time falling
(1)
Time from 90% V
OUT
to 80% of PG
1.5
7
10
µs
(1)
Output overdrive = 10%