TPS92682-Q1 は、SPI 通信インターフェイスを備えたデュアル・チャネル・ピーク電流モード・コントローラです。本デバイスは、定電圧 (CV) または定電流 (CC) モードで動作するようにプログラムできます。
CV モードでは、2 つの独立した、または 2 位相の昇圧電圧レギュレータとして動作するように、TPS92682-Q1 をプログラムできます。出力電圧は、外部の抵抗分圧器、および SPI でプログラムできる 8 ビット DAC を使用して設定します。
CC モードでは、デュアル・チャネルの昇圧または降圧 LED ドライバ・トポロジをサポートするように設計されています。LED 電流は、アナログまたは PWM 調光手法により独立して変調できます。プログラム可能な 8 ビット DAC を使用して、28:1 を超える範囲のアナログ的調光が可能です。LED 電流による PWM 調光は、目的のデューティ・サイクルで PWM 入力ピンを直接変調する方法と、SPI でプログラムできる 10 ビットの PWM カウンタを使用する方法のどちらかで行います。オプションの PDRV ゲート・ドライバ出力を使用して、外部の P チャネル直列 MOSFET を駆動できます。
TPS92682-Q1 には、SPI でプログラムできる高度な診断およびフォルト保護として、サイクル単位の電流制限、出力の過電圧および低電圧保護、ILED の過電流保護、熱警告などの機構が組み込まれています。本デバイスには、チャネルごとにオープン・ドレインのフォルト・インジケータ出力も内蔵されています。
TPS92682-Q1 には LH ピンが搭載されており、HIGH に設定すると LH (Limp Home) モードが開始されます。LH モードでは、SPI でプログラムされるレジスタの異なるセットを使用します。
部品番号 | パッケージ(1) | 本体サイズ (公称) |
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TPS92682-Q1 | VQFN (32) | 5.0mm × 5.0mm |
TPS92682-Q1 | HTSSOP (32) | 11.0mm × 6.1mm |
Changes from Revision B (July 2020) to Revision C (March 2021)
Changes from Revision A (August 2019) to Revision B (July 2020)
Changes from Revision () to Revision ()
Changes from Revision * (March 2019) to Revision A (August 2019)
PIN | I/O(1) | DESCRIPTION | ||
---|---|---|---|---|
NAME | VQFN NO. | HTSSOP NO. | ||
AGND | 30 | 11 | P | Signal ground |
COMP1 | 29 | 10 | I/O | Connect to an integral or integral-proportional compensation network to ensure stability for channel-1. |
COMP2 | 12 | 25 | I/O | Connect to an integral or integral-proportional compensation network to ensure stability for channel-2. |
CSN1 | 27 | 8 | I | High-side current sense amplifier input (–) for channel-1 |
CSN2 | 14 | 27 | I | High-side current sense amplifier input (–) for channel-2 |
CSP1 | 26 | 7 | I | High-side current sense amplifier input (+) for channel-1 |
CSP2 | 15 | 28 | I | High-side current sense amplifier input (+) for channel-2 |
EN | 2 | 15 | I | Hardware enable. Pull this pin low to enter shutdown. |
FB1/OV1 | 25 | 6 | I/O | Connect using a resistor divider to VOUT1 to set OVP threshold (and VOUT in CV mode) for channel-1. |
FB2/OV2 | 16 | 29 | I/O | Connect using a resistor divider to VOUT2 to set OVP threshold (and VOUT in CV mode) for channel-2. |
FLT1 | 10 | 23 | O | Open-drain fault output for channel-1 (or both channels if PIN-11 is programmed to be SYNC). |
FLT2/SYNC | 11 | 24 | I/O | Dual function pin (programmable) either open-drain fault output for channel-2 or SYNC input |
GATE1 | 22 | 3 | I/O | Channel-1 gate driver output for external N-channel FET |
GATE2 | 19 | 32 | I/O | Channel-2 gate driver output for external N-channel FET |
ISN1 | 24 | 5 | I | Switch current sense input (-) for channel-1. Connect to the GND connection of the external switch-current sense resistor. |
ISN2 | 17 | 30 | I | Switch current sense input (-) for channel-2. Connect to the GND connection of the external switch-current sense resistor. |
ISP1 | 23 | 4 | I | Switch current sense input (+) for channel-1. Connect to external switch current sense resistor between N-channel FET and ground. |
ISP2 | 18 | 31 | I | Switch current sense input (+) for channel-2. Connect to external switch current sense resistor between N-channel FET and ground. |
LH | 9 | 22 | I | Digital input, when set high, the device enters the limp home mode. |
MISO | 7 | 20 | O | SPI slave data output |
MOSI | 8 | 21 | I | SPI slave data input |
PDRV1 | 28 | 9 | I/O | Channel-1 P-channel gate driver. Connect to gate of external series P-channel FET switch. |
PDRV2 | 13 | 26 | I/O | Channel-2 P-channel gate driver. Connect to gate of external series P-channel FET switch. |
PWM1 | 3 | 16 | I | Connect to external PWM signal to enable PWM dimming for channel-1. |
PWM2 | 4 | 17 | I | Connect to external PWM signal to enable PWM dimming for channel-2. |
PGND | 20 | 1 | P | Power ground |
RT | 32 | 13 | I/O | Set internal clock frequency by connecting a resistor to ground |
SCK | 6 | 19 | I | SPI clock input |
SSN | 5 | 18 | I | SPI chip select input |
VCC | 21 | 2 | P | 7.5-V low-dropout regulator output |
VDD | 31 | 12 | P | 5-V LDO output |
VIN | 1 | 14 | P | High-voltage input (65 V) to internal LDO |