TRF7964Aは、13.56MHz NFC/RFIDリーダーおよびライタ・システム用の統合アナログ・フロントエンド(AFE)およびマルチプロトコルのデータ・フレーミング・デバイスで、ISO/IEC 14443 AおよびB、Sony FeliCa、ISO/IEC 15693に対応しています。スーパーセット・デバイスであるTRF7970Aと、ピン単位およびファームウェアで互換です。このデバイスは、内蔵のプログラミング・オプションにより、近接および近傍識別システムの幅広い用途に適しています。
制御レジスタで目的のプロトコルを選択することによって、デバイスを構成できます。すべての制御レジスタに直接アクセスできるため、必要に応じてさまざまなリーダー・パラメータを微調整できます。
TRF7964Aは848kbpsまでのデータ速度に対応し、ISOプロトコル用のすべてのフレーミングおよび同期動作をオンボードでサポートします。デバイスで用意されている直接モードの1つを利用して、他の規格や、カスタム・プロトコルも実装可能です。これらの直接モードにより、ユーザーはAFEを完全に制御でき、生のサブキャリア・データや、フレーム化されていないISOフォーマット・データ、関連する(抽出された)クロック信号にアクセスできます。
レシーバ・システムはデュアル入力のレシーバ・アーキテクチャを採用しているため、最大限の通信堅牢性が実現されています。また、レシーバは各種の自動および手動ゲイン制御オプションを備えています。トランスポンダから受信した信号の強度や、周囲の信号源、内部のレベルは、RSSIレジスタで読み出し可能です。
SPIまたはパラレル・インターフェイスを使用して、MCUとTRF7964Aとの間で通信が可能です。組み込みのハードウェア・エンコーダおよびデコーダを使用するときは、送信および受信機能で127バイトのFIFOレジスタが使用されます。直接送信または受信機能では、エンコーダやデコーダをバイパスし、MCUがデータをリアルタイムで処理できます。
TRF7964Aは、2.7V~5.5Vの広い電源電圧範囲と、MCU I/Oインターフェイスでの1.8V~5.5Vのデータ通信レベルに対応します。
トランスミッタは、5V電源の使用時に50Ω負荷に対して100mW (+20dBm)または200mW (+23dBm)と等価の出力電力レベルを選択可能で、OOKおよびASK変調をサポートし、変調度を選択可能です。
プログラム可能な補助電圧レギュレータが内蔵されており、リーダー・システム内のMCUや追加外付け回路に対して最大20mAの電源を供給可能です。
TRF7964Aマルチプロトコル・トランシーバICの評価を、スーパーセット・デバイスのTRF7970AEVM、TRF7970ATB、またはDLP-7970ABPを使用して開始できます。
型番 | パッケージ | 本体サイズ |
---|---|---|
TRF7964ARHB | VQFN (32) | 5mm×5mm |
Changes from April 18, 2014 to March 27, 2017
Table 3-1 lists the supported modes of operation for the TRF7964A device.
SUPPORTED PROTOCOLS | |||||
---|---|---|---|---|---|
ISO/IEC 14443 A and B | ISO/IEC 15693, ISO/IEC 18000-3 (Mode 1) |
FeliCa | |||
106 kbps | 212 kbps | 424 kbps | 848 kbps | 212 kbps, 424 kbps | |
✓ | ✓ | ✓ | ✓ | ✓ | ✓ |
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Figure 4-1 shows the pinout for the 32-pin RHB package.
Table 4-1 describes the signals.
TERMINAL | TYPE (1) | DESCRIPTION | |
---|---|---|---|
NAME | NO. | ||
VDD_A | 1 | OUT | Internal regulated supply (2.7 V to 3.4 V) for analog circuitry |
VIN | 2 | SUP | External supply input to chip (2.7 V to 5.5 V) |
VDD_RF | 3 | OUT | Internal regulated supply (2.7 V to 5 V), normally connected to VDD_PA (pin 4) |
VDD_PA | 4 | INP | Supply for PA; normally connected externally to VDD_RF (pin 3) |
TX_OUT | 5 | OUT | RF output (selectable output power, 100 mW or 200 mW, with VDD = 5 V) |
VSS_PA | 6 | SUP | Negative supply for PA; normally connected to circuit ground |
VSS_RX | 7 | SUP | Negative supply for RX inputs; normally connected to circuit ground |
RX_IN1 | 8 | INP | Main RX input |
RX_IN2 | 9 | INP | Auxiliary RX input |
VSS | 10 | SUP | Chip substrate ground |
BAND_GAP | 11 | OUT | Bandgap voltage (VBG = 1.6 V); internal analog voltage reference |
ASK/OOK | 12 | BID | Selection between ASK and OOK modulation (0 = ASK, 1 = OOK) for direct mode 0 or 1. |
Can be configured as an output to provide the received analog signal output. | |||
IRQ | 13 | OUT | Interrupt request |
MOD | 14 | INP | External data modulation input for direct mode 0 or 1 |
OUT | Subcarrier digital data output (see registers 0x1A and 0x1B) | ||
VSS_A | 15 | SUP | Negative supply for internal analog circuits; connected to GND |
VDD_I/O | 16 | INP | Supply for I/O communications (1.8 V to VIN) level shifter. VIN should be never exceeded. |
I/O_0 | 17 | BID | I/O pin for parallel communication |
I/O_1 | 18 | BID | I/O pin for parallel communication |
I/O_2 | 19 | BID | I/O pin for parallel communication |
TX enable (in special direct mode) | |||
I/O_3 | 20 | BID | I/O pin for parallel communication |
TX data (in special direct mode) | |||
I/O_4 | 21 | BID | I/O pin for parallel communication |
Slave select signal in SPI mode | |||
I/O_5 | 22 | BID | I/O pin for parallel communication |
Data clock output in direct mode 1 and special direct mode | |||
I/O_6 | 23 | BID | I/O pin for parallel communication |
MISO for serial communication (SPI) | |||
Serial bit data output in direct mode 1 or subcarrier signal in direct mode 0 | |||
I/O_7 | 24 | BID | I/O pin for parallel communication. |
MOSI for serial communication (SPI) | |||
EN2 | 25 | INP | Selection of power down mode. If EN2 is connected to VIN, then VDD_X is active during power down mode 2 (for example, to supply the MCU). |
DATA_CLK | 26 | INP | Data clock input for MCU communication (parallel and serial) |
SYS_CLK | 27 | OUT |
If EN = 1 (EN2 = don't care) the system clock for MCU is configured. Depending on the crystal that is used, options are as follows (see register 0x09): 13.56-MHz crystal: Off, 3.39 MHz, 6.78 MHz, or 13.56 MHz 27.12-MHz crystal: Off, 6.78 MHz, 13.56 MHz, or 27.12 MHz |
If EN = 0 and EN2 = 1, then system clock is set to 60 kHz | |||
EN | 28 | INP | Chip enable input (If EN = 0, then chip is in sleep or power-down mode). |
VSS_D | 29 | SUP | Negative supply for internal digital circuits |
OSC_OUT | 30 | OUT | Crystal or oscillator output |
OSC_IN | 31 | INP | Crystal or oscillator input |
OUT | Crystal oscillator output | ||
VDD_X | 32 | OUT | Internally regulated supply (2.7 V to 3.4 V) for digital circuit and external devices (for example, an MCU) |
Thermal Pad | PAD | SUP | Chip substrate ground |