JAJSDF3A
April 2017 – February 2018
UCC21225A
PRODUCTION DATA.
1
特長
2
アプリケーション
3
概要
Device Images
機能ブロック図
4
改訂履歴
5
Pin Configuration and Functions
Pin Functions
6
Specifications
6.1
Absolute Maximum Ratings
6.2
ESD Ratings
6.3
Recommended Operating Conditions
6.4
Thermal Information
6.5
Power Ratings
6.6
Insulation Specifications
6.7
Safety-Related Certifications
6.8
Safety-Limiting Values
6.9
Electrical Characteristics
6.10
Switching Characteristics
6.11
Insulation Characteristics and Thermal Derating Curves
6.12
Typical Characteristics
7
Parameter Measurement Information
7.1
Propagation Delay and Pulse Width Distortion
7.2
Rising and Falling Time
7.3
Input and Disable Response Time
7.4
Programable Dead Time
7.5
Power-up UVLO Delay to OUTPUT
7.6
CMTI Testing
8
Detailed Description
8.1
Overview
8.2
Functional Block Diagram
8.3
Feature Description
8.3.1
VDD, VCCI, and Under Voltage Lock Out (UVLO)
8.3.2
Input and Output Logic Table
8.3.3
Input Stage
8.3.4
Output Stage
8.3.5
Diode Structure in UCC21225A
8.4
Device Functional Modes
8.4.1
Disable Pin
8.4.2
Programmable Dead Time (DT) Pin
8.4.2.1
Tying the DT Pin to VCC
8.4.2.2
DT Pin Left Open or Connected to a Programming Resistor between DT and GND Pins
9
Application and Implementation
9.1
Application Information
9.2
Typical Application
9.2.1
Design Requirements
9.2.2
Detailed Design Procedure
9.2.2.1
Designing INA/INB Input Filter
9.2.2.2
Select External Bootstrap Diode and Series Resistor
9.2.2.3
Gate Driver Output Resistor
9.2.2.4
Estimate Gate Driver Power Loss
9.2.2.5
Estimating Junction Temperature
9.2.2.6
Selecting VCCI, VDDA/B Capacitor
9.2.2.6.1
Selecting a VCCI Capacitor
9.2.2.6.2
Selecting a VDDA (Bootstrap) Capacitor
9.2.2.6.3
Select a VDDB Capacitor
9.2.2.7
Dead Time Setting Guidelines
9.2.2.8
Application Circuits with Output Stage Negative Bias
9.2.3
Application Curves
10
Power Supply Recommendations
11
Layout
11.1
Layout Guidelines
11.2
Layout Example
12
デバイスおよびドキュメントのサポート
12.1
ドキュメントのサポート
12.1.1
関連資料
12.2
認定
12.2.1
ドキュメントの更新通知を受け取る方法
12.3
コミュニティ・リソース
12.4
商標
12.5
静電気放電に関する注意事項
12.6
Glossary
13
メカニカル、パッケージ、および注文情報
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
NPL|13
MPLG063A
サーマルパッド・メカニカル・データ
発注情報
jajsdf3a_oa
1
特長
汎用: デュアル・ローサイド、デュアル・ハイサイド、またはハーフ・ブリッジ・ドライバ
5mm×5mmの省スペースLGA-13パッケージ
スイッチング・パラメータ
伝搬遅延 19ns (標準値)
最大遅延マッチング 5ns
最大パルス幅歪み 6ns
100V/nsを超えるCMTI
ピーク・ソース4A、ピーク・シンク6Aの出力
TTLおよびCMOS互換の入力
入力VCCI範囲: 3V~18V
最大25VのVDD、5VのUVLO
オーバーラップおよびデッドタイムをプログラミング可能
5ns未満の入力過渡を除去
高速なディセーブルによる電源シーケンシング
安全性関連の認定:
DIN V VDE V 0884-11:2017-01に準拠した絶縁耐圧: 3535V
PK
UL 1577に準拠した絶縁耐圧: 2500V
RMS
(1分間)
GB4943.1-2011準拠のCQC
(予定)