JAJSNW6E December   2022  – January 2024 UCC21551-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格 (車載用)
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電力定格
    6. 5.6  絶縁仕様
    7. 5.7  安全限界値
    8. 5.8  電気的特性
    9. 5.9  スイッチング特性
    10. 5.10 絶縁特性曲線
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 伝搬遅延とパルス幅歪み
    2. 6.2 立ち上がりおよび立ち下がり時間
    3. 6.3 入力とディセーブルの応答時間
    4. 6.4 プログラム可能なデッド・タイム
    5. 6.5 電源オン時の UVLO 出力遅延
    6. 6.6 CMTI テスト
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 VDD、VCCI、低電圧誤動作防止 (UVLO)
      2. 7.3.2 入力および出力論理表
      3. 7.3.3 入力段
      4. 7.3.4 出力段
      5. 7.3.5 UCC21551x-Q1 のダイオード構造
    4. 7.4 デバイスの機能モード
      1. 7.4.1 イネーブル・ピン
      2. 7.4.2 プログラム可能なデッド・タイム (DT) ピン
        1. 7.4.2.1 DT ピンを VCC に接続
        2. 7.4.2.2 DT ピンと GND ピンとの間の設定抵抗に接続される DT ピン
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 INA/INB 入力フィルタの設計
        2. 8.2.2.2 外部ブートストラップ・ダイオードとその直列抵抗の選択
        3. 8.2.2.3 ゲート・ドライバの出力抵抗
        4. 8.2.2.4 ゲート - ソース間抵抗の選択
        5. 8.2.2.5 ゲート・ドライバの電力損失の推定
        6. 8.2.2.6 推定接合部温度
        7. 8.2.2.7 VCCI、VDDA/B コンデンサの選択
          1. 8.2.2.7.1 VCCI コンデンサの選択
          2. 8.2.2.7.2 VDDA (ブートストラップ) コンデンサの選択
          3. 8.2.2.7.3 VDDB コンデンサの選択
        8. 8.2.2.8 デッド・タイム設定の指針
        9. 8.2.2.9 出力段の負バイアスを使う応用回路
      3. 8.2.3 アプリケーション曲線
  10. 9 電源に関する推奨事項
  11. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスのサポート
      1. 11.1.1 サード・パーティ製品に関する免責事項
    2. 11.2 ドキュメントのサポート
      1. 11.2.1 関連資料
    3. 11.3 認定
    4. 11.4 ドキュメントの更新通知を受け取る方法
    5. 11.5 サポート・リソース
    6. 11.6 商標
    7. 11.7 静電気放電に関する注意事項
    8. 11.8 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.1 VDD、VCCI、低電圧誤動作防止 (UVLO)

UCC21551x-Q1 は、両方の出力の VDD ピンと VSS ピンの間の電源回路ブロックに、低電圧誤動作防止 (UVLO) 機能が内蔵されています。VDD バイアス電圧がデバイスの起動時に VVDD_ON より低い場合、または起動後に VVDD_OFF を下回った場合、入力ピン (INA および INB) の状態に関係なく、2 つの出力チャネルのうち VDD UVLO 機能をオンにした出力のみを Low に保持します (もう片方の出力チャネルには影響はありません)。

ドライバの出力段にバイアスが印加されていない場合、または UVLO 状態である場合、ドライバ出力の電圧上昇を制限するアクティブ・クランプ回路によってドライバ出力は Low に保持されます (図 7-1 を参照)。この条件では、下側の NMOS のゲートが RCLAMP でドライバ出力に接続される一方で、上側の PMOS はオフに保持されその抵抗は RHi-Z となります。この構成では、出力は下側の NMOS デバイスのスレッショルド電圧 (バイアス電力が存在しない場合は通常約 1.5V) に実質的にクランプされます。

GUID-68A5666D-41BC-42BA-9682-2C3473FB7081-low.gif図 7-1 アクティブ・プルダウン機能の概略図

VDD UVLO 保護機能はヒステリシス (VVDD_HYS) を備えています。このヒステリシスは、電源のグランド・ノイズが発生したときのチャタリングを防止します。このヒステリシスにより、本デバイスはバイアス電圧の小さな電圧降下を許容することもできます。このような電圧降下は、デバイスがスイッチングを開始し動作消費電流が急増した際によく発生します。

UCC21551x-Q1 の入力側にも低電圧誤動作防止 (UVLO) 機能が内蔵されています。デバイスは、起動時に電圧 VCCI が VVCCI_ON を超えるまでアクティブになりません。ピン電圧が VVCCI_OFF を下回ると、信号は送信されなくなります。また、確実に安定して動作するように、VDD の UVLO と同様にヒステリシス (VVCCI_HYS) が備わっています。

UCC21551x-Q1 のすべてのバージョンで、VDD は 30V、VCCI は 5.5V の絶対最大定格に耐えることができます。

表 7-1 UCC21551x-Q1 の VCCI UVLO 機能ロジック
条件 入力 出力
INA INB OUTA OUTB
デバイス起動中 VCCI-GND < VVCCI_ONHLLL
デバイス起動中 VCCI-GND < VVCCI_ONLHLL
デバイス起動中 VCCI-GND < VVCCI_ONHHLL
デバイス起動中 VCCI-GND < VVCCI_ONLLLL
デバイス起動後 VCCI-GND < VVCCI_OFFHLLL
デバイス起動後 VCCI-GND < VVCCI_OFFLHLL
デバイス起動後 VCCI-GND < VVCCI_OFFHHLL
デバイス起動後 VCCI-GND < VVCCI_OFFLLLL
表 7-2 UCC21551x-Q1 の VDD UVLO 機能ロジック
条件 入力 出力
INA INB OUTA OUTB
デバイス起動中 VDD-VSS < VVDD_ONHLLL
デバイス起動中 VDD-VSS < VVDD_ONLHLL
デバイス起動中 VDD-VSS < VVDD_ONHHLL
デバイス起動中 VDD-VSS < VVDD_ONLLLL
デバイス起動後 VDD-VSS < VVDD_OFFHLLL
デバイス起動後 VDD-VSS < VVDD_OFFLHLL
デバイス起動後 VDD-VSS < VVDD_OFFHHLL
デバイス起動後 VDD-VSS < VVDD_OFFLLLL