JAJSFV5C
July 2018 – March 2022
UCC24624
PRODUCTION DATA
1
特長
2
アプリケーション
3
概要
4
Revision History
5
概要 (続き)
6
Pin Configuration and Functions
Pin Functions
7
Specifications
7.1
Absolute Maximum Ratings
7.2
ESD Ratings
7.3
Recommended Operating Conditions
7.4
Thermal Information
7.5
Electrical Characteristics
7.6
Timing Requirements
7.7
Typical Characteristics
8
Detailed Description
8.1
Overview
8.2
Functional Block Diagram
8.3
Feature Description
8.3.1
Power Management
8.3.2
Synchronous Rectifier Control
8.3.3
Turn-off Threshold Adjustment
8.3.4
Noise Immunity
8.3.4.1
On-Time Blanking
8.3.4.2
Off-Time Blanking
8.3.4.3
Two-Channel Interlock
8.3.4.4
SR Turn-on Re-arm
8.3.4.5
Adaptive Turn-on Delay
8.3.5
Gate Voltage Clamping
8.3.6
Standby Mode
8.4
Device Functional Modes
8.4.1
UVLO Mode
8.4.2
Standby Mode
8.4.3
Run Mode
9
Application and Implementation
9.1
Application Information
9.2
Typical Application
9.2.1
Design Requirements
9.2.2
Detailed Design Procedure
9.2.2.1
MOSFET Selection
9.2.2.2
Snubber Design
9.2.3
Application Curves
10
Power Supply Recommendations
11
Layout
11.1
Layout Guidelines
11.2
Layout Example
12
Device and Documentation Support
12.1
Device Support
12.1.1
Development Support
12.1.1.1
Custom Design With WEBENCH® Tools
12.2
Receiving Notification of Documentation Updates
12.3
Community Resources
12.4
Trademarks
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
D|8
MSOI002K
サーマルパッド・メカニカル・データ
発注情報
jajsfv5c_oa
jajsfv5c_pm
1
特長
230V の VD ピン定格
23ns のターンオフ遅延により、共振周波数を上回る LLC 動作と最大 625kHz のスイッチング周波数に対応
比例式ゲート駆動により SR 導通時間を延長
可変ターンオフ・スレッショルドによりボディ・ダイオード導通を最小限に抑制
スタンバイ・モードの自動検出と 180µA の低スタンバイ電流
4.25V~26V の広い動作 VDD 範囲と内部クランプ
アダプティブ・ターンオン遅延により DCM リング除去性能が向上
2 チャネル・インターロックにより貫通電流を防止
N チャネル MOSFET 用に 1.5A ソースおよび 4A シンク能力を備えたゲート・ドライバを統合
8 ピン SOIC パッケージ