JAJS131I July   2000  – June 2024 UCC28C40 , UCC28C41 , UCC28C42 , UCC28C43 , UCC28C44 , UCC28C45 , UCC38C40 , UCC38C41 , UCC38C42 , UCC38C43 , UCC38C44 , UCC38C45

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  ピンの詳細説明
        1. 7.3.1.1 COMP
        2. 7.3.1.2 FB
        3. 7.3.1.3 CS
        4. 7.3.1.4 RT/CT
        5. 7.3.1.5 GND
        6. 7.3.1.6 OUT
        7. 7.3.1.7 VDD
        8. 7.3.1.8 VREF
      2. 7.3.2  低電圧誤動作防止
      3. 7.3.3  ±1% の内部基準電圧
      4. 7.3.4  電流センスと過電流制限
      5. 7.3.5  放電電流の変動の低減
      6. 7.3.6  発振器の同期
      7. 7.3.7  ソフト スタートのタイミング制御
      8. 7.3.8  イネーブルおよびディセーブル
      9. 7.3.9  スロープ補償
      10. 7.3.10 電圧モード
    4. 7.4 デバイスの機能モード
      1. 7.4.1 通常動作
      2. 7.4.2 UVLO モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1  入力バルク容量と最小バルク電圧
        2. 8.2.2.2  トランスの巻線比と最大デューティ サイクル
        3. 8.2.2.3  トランスのインダクタンスとピーク電流
        4. 8.2.2.4  出力コンデンサ
        5. 8.2.2.5  電流検出ネットワーク
        6. 8.2.2.6  ゲート ドライブ抵抗
        7. 8.2.2.7  VREF コンデンサ
        8. 8.2.2.8  RT/CT
        9. 8.2.2.9  スタートアップ回路
        10. 8.2.2.10 電圧帰還補償
          1. 8.2.2.10.1 電力段の極とゼロ
          2. 8.2.2.10.2 スロープ補償
          3. 8.2.2.10.3 開ループ ゲイン
          4. 8.2.2.10.4 補償ループ
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
        1. 8.4.1.1 事前の注意事項
        2. 8.4.1.2 フィードバック配線
        3. 8.4.1.3 バイパス コンデンサ
        4. 8.4.1.4 補償部品
        5. 8.4.1.5 配線とグランド プレーン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • D|8
  • P|8
  • DGK|8
サーマルパッド・メカニカル・データ
発注情報

5 ピン構成および機能

UCC28C40 UCC28C41 UCC28C42 UCC28C43 UCC28C44 UCC28C45 UCC38C40 UCC38C41 UCC38C42 UCC38C43 UCC38C44 UCC38C45 D パッケージ、8 ピン SOIC (上面図)図 5-1 D パッケージ、8 ピン SOIC (上面図)
UCC28C40 UCC28C41 UCC28C42 UCC28C43 UCC28C44 UCC28C45 UCC38C40 UCC38C41 UCC38C42 UCC38C43 UCC38C44 UCC38C45 DGK パッケージ、8 ピン VSSOP (上面図)図 5-2 DGK パッケージ、8 ピン VSSOP (上面図)
表 5-1 ピンの機能
ピン種類(1)説明
名称番号
COMP1Oこのピンは、補償のためのエラー アンプの出力として機能します。また、2 次側と 1 次側の間の絶縁境界越しに光アイソレータ経由でエラー信号を送信するために 2 次側エラー アンプを利用することで、COMP ピンは制御ポートとしてしばしば使用されます。エラー アンプは内部的に電流制限されるため、ユーザーは COMP を外部で GND に強制的に接続することでゼロ デューティ サイクルを指定できます。
CS3I1 次側電流検出ピン。電流検出ピンは、PWM コンパレータへの非反転入力です。電流検出抵抗に接続します。この信号は、エラー アンプの出力電圧に比例する信号と比較されます。PWM はこの信号を使用して、OUT スイッチの導通を終了します。電圧ランプをこのピンに適用して、電圧モード制御構成でデバイスを動作させることができます。
FB2Iこのピンはエラー アンプの反転入力です。FB を使用してパワー コンバータの電圧帰還ループを制御し、安定性を確保します。エラー アンプの非反転入力は、内部的に 2.5V ± 1% に調整されています。
GND5—出力ドライバ段とロジック レベル コントローラ部のグランド リターン ピン。
OUT6Oオンチップ駆動段の出力。OUT は、MOSFET を直接駆動することを目的としています。UCCx8C40、UCCx8C42、UCCx8C43 の OUT ピンは、発振器と同じ周波数でスイッチングされ、100% に近いデューティ サイクルで動作できます。UCCx8C41、UCCx8C44、UCCx8C45 では、内部 T フリップ フロップにより、OUT の周波数は発振器の周波数の半分になります。これにより、最大デューティ サイクルが 50% 未満に制限されます。最大 1A のピーク電流が、このピンからソースおよびシンクされます。VDD がターンオン スレッショルドを下回ると、OUT はアクティブに Low に保持されます。
RT/CT4I/O固定周波数発振器の設定ポイント。このピンから、タイミング抵抗 (RRT) を VREF に、タイミング コンデンサ (CCT) を GND に接続して、スイッチング周波数を設定します。最高の性能を得るには、タイミング コンデンサからデバイスの GND へのリードをできるだけ短く、直線的にします。可能であれば、タイミング コンデンサと他のすべての機能に別々のグランド配線を使用します。UCCx8C40、UCCx8C42、UCCx8C43 のゲート駆動のスイッチング周波数 (fSW) は fOSC に等しく、UCCx8C41、UCCx8C44、UCCx8C45 のスイッチング周波数は fOSC の半分に等しいです。
VDD7Iデバイスに電力を供給するアナログ コントローラ バイアス入力。合計 VDD 電流は、静止 VDD 電流と平均 OUT 電流の和です。このピンには、最小のパターン長で GND に直接接続されたバイパス コンデンサ (通常 0.1μF) が必要です。VDD には、設計で使用するメイン スイッチング FET のゲート容量の 10 倍以上の追加容量が必要です。
VREF8O5V のリファレンス電圧。VREF は、タイミング抵抗を経由して発振器のタイミング コンデンサに充電電流を供給するために使用されます。リファレンスの安定性のため、セラミック コンデンサをピンのできるだけ近くに接続して VREF を GND にバイパスすることが重要です。0.1μF 以上のセラミックが必要です。VREF の外部負荷に、追加の VREF バイパスが必要です。
(1) I = 入力、O = 出力、G = グランド