JAJSN17
May 2022
CDCBT1001
PRODUCTION DATA
1
特長
2
アプリケーション
3
概要
4
Revision History
5
Pin Configuration and Functions
6
Specifications
6.1
Absolute Maximum Ratings
6.2
ESD Ratings
6.3
Recommended Operating Conditions
6.4
Thermal Information
6.5
Electrical Characteristics
6.6
Typical Characteristics
7
Detailed Description
7.1
Overview
7.2
Functional Block Diagram
7.3
Feature Description
7.3.1
Power Down Tolerant Input
7.3.2
Up Conversion
7.4
Device Functional Modes
8
Application and Implementation
8.1
Application Information
8.2
Typical Applications
8.2.1
Processor Clock Up Translation
8.2.1.1
Design Requirements
8.2.1.2
Detailed Design Procedure
8.2.1.3
Application Curve
9
Power Supply Recommendations
10
Layout
10.1
Layout Guidelines
10.2
Layout Example
11
Device and Documentation Support
11.1
Documentation Support
11.1.1
Related Documentation
11.2
Receiving Notification of Documentation Updates
11.3
サポート・リソース
11.4
Trademarks
11.5
Electrostatic Discharge Caution
11.6
Glossary
12
Mechanical, Packaging, and Orderable Information
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
DPW|5
MPSS088
サーマルパッド・メカニカル・データ
DPW|5
QFND567C
発注情報
jajsn17_oa
1
特長
クロック周波数範囲:DC~24MHz
1.2V~1.8V の LVCMOS クロック・レベル変換:
VDD_IN = 1.2V±10%
VDD_OUT = 1.8V±10%
低追加ジッタおよび位相ノイズ:
最大 0.8ps 12kHz~5MHz 追加 RMS ジッタ (f
out
= 24MHz)
1kHz オフセット時の最大位相ノイズ:-120dBc/Hz (f
out
= 24MHz)
最大位相ノイズ・フロア:–148dBc/Hz (f
out
= 24MHz、f
offset
≥ 1MHz)
立ち上がり / 立ち下がり時間:5ns 20%~80%
伝搬遅延:10ns
低消費電流
–40℃~85℃の動作温度範囲