JAJA724A november   2022  – march 2023 MSPM0L1227 , MSPM0L1228 , MSPM0L1228-Q1 , MSPM0L2227 , MSPM0L2228 , MSPM0L2228-Q1

 

  1.   概要
  2.   商標
  3. 1 MSPM0L ハードウェア設計チェック・リスト
  4. 2 MSPM0L デバイスの電源
    1. 2.1 デジタル電源
    2. 2.2 アナログ電源
    3. 2.3 電源および電圧リファレンスを内蔵
    4. 2.4 電源に推奨されるデカップリング回路
  5. 3 リセットおよび電源スーパーバイザ
    1. 3.1 デジタル電源
    2. 3.2 電源スーパーバイザ
  6. 4 クロック・システム
    1. 4.1 内部発振器
    2. 4.2 外部クロック出力 (CLK_OUT)
    3. 4.3 周波数クロック・カウンタ (FCC)
  7. 5 デバッガ
    1. 5.1 デバッグ・ポートのピンとピン配置
    2. 5.2 標準 JTAG コネクタを使用したデバッグ・ポート接続
  8. 6 主要なアナログペリフェラル
    1. 6.1 ADC 設計の検討事項
    2. 6.2 OPA 設計の検討事項
    3. 6.3 DAC 設計の検討事項
    4. 6.4 COMP 設計の検討事項
    5. 6.5 GPAMP 設計の検討事項
  9. 7 主要なデジタル・ペリフェラル
    1. 7.1 タイマ・リソースと設計の検討事項
    2. 7.2 UART と LIN のリソースと設計の検討事項
    3. 7.3 I2C と SPI 設計の検討事項
  10. 8 GPIO
    1. 8.1 GPIO 出力のスイッチング速度と負荷容量
    2. 8.2 GPIO 電流シンクおよびソース
    3. 8.3 高速 GPIO
    4. 8.4 オープン・ドレイン GPIO により、レベル・シフタなしで 5V 通信を実現
    5. 8.5 レベル・シフタなしで 1.8V デバイスと通信する
    6. 8.6 未使用ピンの接続
  11. 9 レイアウト・ガイド
    1. 9.1 電源レイアウト
    2. 9.2 グランド・レイアウトに関する検討事項
    3. 9.3 トレース、ビア、その他の PCB コンポーネント
    4. 9.4 基板層の選択方法と推奨されるスタックアップ
  12. 10ブートローダー
    1. 10.1 ブートローダの紹介
    2. 10.2 ブートローダー・ハードウェア設計の検討事項
      1. 10.2.1 物理的通信インターフェイス
      2. 10.2.2 ハードウェア起動
  13. 11関連資料
  14. 12改訂履歴

6.2 OPA 設計の検討事項

MSPM0L OPA は、プログラマブル・ゲイン段を備えたゼロドリフト・チョッパ安定化オペアンプです。これは、信号の増幅とバッファリングに使用できます。OPA は汎用モード、バッファ・モード、PGA モードで動作できます。

OPA を汎用モードで使用する場合は、外付けの抵抗とコンデンサを追加してアンプ回路を作成します。ただし、バッファ・モードを使用する場合は、ソフトウェアで構成できます。PGA モードの場合、ソフトウェアは最大 32 倍の PGA ゲインを構成できます。

注: PGA ゲインは負端子のみです。

1 つのデバイスで複数の OPA が利用可能な場合、これら 2 つを組み合わせて差動アンプを形成できます。差動アンプの出力式は、図 6-2の Vdiff 式で与えられます。

GUID-20210326-CA0I-NKZR-T99K-6CSCQ3P4NMP9-low.svg図 6-2 2 個の OPA 差動アンプのブロック図と式

または、1 つのデバイスで複数の OPA が利用可能な場合は、それらを組み合わせてマルチステージまたはカスケード・アンプを形成することもできます。プログラマブル入力マルチプレクサを使用すると、反転型と非反転型のマルチステージ・アンプのすべての組み合わせを実装できます。非反転型から非反転型へのカスケード接続アンプの出力式は、図 6-3の Vout 式で与えられます。

GUID-20210326-CA0I-NGHD-GNRR-ZHRBRJPZRNFT-low.svg図 6-3 2 個の OPA 非反転型から非反転型へのカスケード接続アンプのブロック図と式