JAJA724A november   2022  – march 2023 MSPM0L1227 , MSPM0L1228 , MSPM0L1228-Q1 , MSPM0L2227 , MSPM0L2228 , MSPM0L2228-Q1

 

  1.   概要
  2.   商標
  3. 1 MSPM0L ハードウェア設計チェック・リスト
  4. 2 MSPM0L デバイスの電源
    1. 2.1 デジタル電源
    2. 2.2 アナログ電源
    3. 2.3 電源および電圧リファレンスを内蔵
    4. 2.4 電源に推奨されるデカップリング回路
  5. 3 リセットおよび電源スーパーバイザ
    1. 3.1 デジタル電源
    2. 3.2 電源スーパーバイザ
  6. 4 クロック・システム
    1. 4.1 内部発振器
    2. 4.2 外部クロック出力 (CLK_OUT)
    3. 4.3 周波数クロック・カウンタ (FCC)
  7. 5 デバッガ
    1. 5.1 デバッグ・ポートのピンとピン配置
    2. 5.2 標準 JTAG コネクタを使用したデバッグ・ポート接続
  8. 6 主要なアナログペリフェラル
    1. 6.1 ADC 設計の検討事項
    2. 6.2 OPA 設計の検討事項
    3. 6.3 DAC 設計の検討事項
    4. 6.4 COMP 設計の検討事項
    5. 6.5 GPAMP 設計の検討事項
  9. 7 主要なデジタル・ペリフェラル
    1. 7.1 タイマ・リソースと設計の検討事項
    2. 7.2 UART と LIN のリソースと設計の検討事項
    3. 7.3 I2C と SPI 設計の検討事項
  10. 8 GPIO
    1. 8.1 GPIO 出力のスイッチング速度と負荷容量
    2. 8.2 GPIO 電流シンクおよびソース
    3. 8.3 高速 GPIO
    4. 8.4 オープン・ドレイン GPIO により、レベル・シフタなしで 5V 通信を実現
    5. 8.5 レベル・シフタなしで 1.8V デバイスと通信する
    6. 8.6 未使用ピンの接続
  11. 9 レイアウト・ガイド
    1. 9.1 電源レイアウト
    2. 9.2 グランド・レイアウトに関する検討事項
    3. 9.3 トレース、ビア、その他の PCB コンポーネント
    4. 9.4 基板層の選択方法と推奨されるスタックアップ
  12. 10ブートローダー
    1. 10.1 ブートローダの紹介
    2. 10.2 ブートローダー・ハードウェア設計の検討事項
      1. 10.2.1 物理的通信インターフェイス
      2. 10.2.2 ハードウェア起動
  13. 11関連資料
  14. 12改訂履歴

9.4 基板層の選択方法と推奨されるスタックアップ

高速信号の反射を低減するには、ソース、シンク、伝送ライン間のインピーダンスをマッチングする必要があります。信号トレースのインピーダンスは、その形状と、基準プレーンに対する信号トレースの位置に依存します。

特定のインピーダンス要件に対する差動ペア間のパターン幅と間隔は、選択した PCB スタックアップによって異なります。PCB テクノロジーの種類やコスト要件に応じて、最小のパターン幅と間隔に制限があるため、必要なインピーダンスをすべて実現できるように、PCB スタックアップを選択する必要があります。

使用できる最小構成は 2 つのスタックアップです。複数の高速信号を持つ高密度 PCB には、4 層または 6 層の基板が必要です。

以下のスタックアップ (図 9-5を参照) は、スタックアップの評価と選択を支援するための出発点として使用できる 4 層の例です。これらのスタックアップ構成では、電源プレーンに隣接する GND プレーンを使用して静電容量を増加させ、GND と電源プレーンの間のギャップを小さくします。そのため、最上層の高速信号にはソリッドな GND リファレンス・プレーンがあり、EMC 放射の低減に役立ちます。これは、層数が増加し、各 PCB 信号層に GND リファレンスを配置することで、放射 EMC 性能がさらに向上するためです。

GUID-7AE0DFD3-E138-40E3-9AB5-28033C683D3F-low.png図 9-5 4 層 PCB スタックアップの例

システムがそれほど複雑ではない場合、高速信号や敏感なアナログ信号が存在しないため、2 つのスタックアップ構造で十分です。