このシミュレーションでは、入力 PWM 信号を 10kHz、デューティ サイクル 15% の矩形波に設定しています。他の条件は、一般的なアプリケーションの状況に設定されています。図 4-2 は、DESAT 保護のシミュレーション結果です。

静的な状態では、PWM 入力は Low なので、NAND ゲート出力は High です。UCC23513 には入力電流がないため、GATE の出力も Low になります。したがって、絶縁型コンパレータ AMC23C11 の 入力電圧 VCIN はゼロにプルされ、出力 OUT と nDESAT は High にプルされます。

入力 PWM 信号が High になると、nDESAT が High である限り、NAND ゲートの出力は Low にシフトします。その後、UCC23513 は入力電流を受け取り、GATE で High を出力します。その後、IGBT U4 がオンになり、V_CE が V_CE(SAT) まで下がります。センス電流は GATE から R10、R12、D1 を経由して IGBT U4 のコレクタに流れ、VT1 ノードの電圧は IGBT の実際の V _CE に追従し、VCIN 電圧は R13 と R14 の分圧抵抗を経由して VT1 電圧に追従します。VCIN が VREF のスレッショルドに達しない場合、コンパレータの出力 OUT とフィルタ出力 nDESAT は High のままになります。

図 4-2 DESAT トリガのシミュレーション結果

上図に示すように、DESAT トリガ プロセスの場合、入力 PWM 信号 (下図の緑色のグラフ) が High になると、IGBT の GATE 電圧 (上図の赤色のグラフ) は間もなく上昇し、IGBT の V_CE センス電圧 VT1 (上図の緑色のグラフ) も上昇します。コンパレータの入力 VCIN (中央図の緑色のグラフ) は、比例して VT1 電圧に追従して上昇し始めます。

また、IGBT の V_CE (上図の青色のグラフ) の電圧が低下し始めます。V_CE が GATE 電圧を下回ると、VT1 電圧は V_CE に追従し始めます。

VCIN が VREF によって設定された 1.5V のトリガ スレッショルド (中央図の赤色のグラフ) に達するまで、コンパレータの出力 OUT (下図の青色のグラフ) は High のままになります。VCIN がトリガ レベルに達すると、コンパレータの OUT は通常 240ns の内部伝搬遅延で Low にプルされます。nDESAT のフィルタ出力 (下図の赤色のグラフ) も下がり始めます。

NAND ゲート U3 への入力として、nDESAT が U3 の負方向スレッショルドをトリガすると、ゲート ドライバ U1 の入力電流が遮断され、出力 GATE がプルダウンされます。したがって、IGBT もオフになり、V_CE はすぐに上昇します。これが、回路の DESAT 保護プロセスです。

GATE がプルダウンされると、VT1 もプルダウンされ、VCIN が下がり始めます。VCIN がコンパレータの入力スレッショルドを下回ると、OUT は再び上昇します。これは AMC23C14 の場合です。

AMC23C11 は、LATCH 入力のピン 7 が Low に接続されている場合、上記のプロセスとまったく同じように動作します。LATCH ピンが High にプルされると、コンパレータの OUT ピンの出力 Low がラッチされます。このラッチは、LATCH ピンが少なくとも 4μs 間 Low にプルされるまで解除されません。