JAJSGJ8C
November 2018 – September 2019
UCC20225-Q1
,
UCC20225A-Q1
PRODUCTION DATA.
1
特長
2
アプリケーション
3
概要
Device Images
機能ブロック図
4
改訂履歴
5
概要(続き)
6
Pin Configuration and Functions
Pin Functions
7
Specifications
7.1
Absolute Maximum Ratings
7.2
ESD Ratings
7.3
Recommended Operating Conditions
7.4
Thermal Information
7.5
Power Ratings
7.6
Insulation Specifications
7.7
Safety-Related Certifications
7.8
Safety Limiting Values
7.9
Electrical Characteristics
7.10
Switching Characteristics
7.11
Thermal Derating Curves
7.12
Typical Characteristics
8
Parameter Measurement Information
8.1
Propagation Delay and Pulse Width Distortion
8.2
Rising and Falling Time
8.3
PWM Input and Disable Response Time
8.4
Programable Dead Time
8.5
Power-up UVLO Delay to OUTPUT
8.6
CMTI Testing
9
Detailed Description
9.1
Overview
9.2
Functional Block Diagram
9.3
Feature Description
9.3.1
VDD, VCCI, and Under Voltage Lock Out (UVLO)
9.3.2
Input and Output Logic Table
9.3.3
Input Stage
9.3.4
Output Stage
9.3.5
Diode Structure in UCC20225-Q1 family
9.4
Device Functional Modes
9.4.1
Disable Pin
9.4.2
Programmable Dead Time (DT) Pin
9.4.2.1
Tying the DT Pin to VCC
9.4.2.2
DT Pin Left Open or Connected to a Programming Resistor between DT and GND Pins
10
Application and Implementation
10.1
Application Information
10.2
Typical Application
10.2.1
Design Requirements
10.2.2
Detailed Design Procedure
10.2.2.1
Designing PWM Input Filter
10.2.2.2
Select External Bootstrap Diode and its Series Resistor
10.2.2.3
Gate Driver Output Resistor
10.2.2.4
Estimate Gate Driver Power Loss
10.2.2.5
Estimating Junction Temperature
10.2.2.6
Selecting VCCI, VDDA/B Capacitor
10.2.2.6.1
Selecting a VCCI Capacitor
10.2.2.6.2
Selecting a VDDA (Bootstrap) Capacitor
10.2.2.6.3
Select a VDDB Capacitor
10.2.2.7
Dead Time Setting Guidelines
10.2.2.8
Application Circuits with Output Stage Negative Bias
10.2.3
Application Curves
11
Power Supply Recommendations
12
Layout
12.1
Layout Guidelines
12.2
Layout Example
13
デバイスおよびドキュメントのサポート
13.1
関連リンク
13.2
ドキュメントのサポート
13.2.1
関連資料
13.3
認定
13.4
ドキュメントの更新通知を受け取る方法
13.5
コミュニティ・リソース
13.6
商標
13.7
静電気放電に関する注意事項
13.8
Glossary
14
メカニカル、パッケージ、および注文情報
1
特長
次の結果で AEC Q100 認定済み
デバイス温度グレード 1
デバイス HBM ESD 分類レベル H2
デバイス CDM ESD 分類レベル C6
シングル PWM 入力、デュアル出力
デッド・タイムをレジスタでプログラム可能
ピーク・ソース 4A、ピーク・シンク 6A の出力
100V/ns を超える CMTI
スイッチング・パラメータ
19ns (標準値) の伝搬遅延
最大遅延マッチング: 5ns
最大パルス幅歪み: 6ns
3V~18V の入力 VCCI 範囲
最大 25V の VDD、5V および 8V の UVLO オプション
5ns より短い入力過渡を除去
TTL および CMOS 互換の入力
5mm×5mm の省スペース LGA-13 パッケージ
安全関連の認定
VDE V 0884-11:2017 に準拠した 3535V
PK
絶縁
UL 1577 に準拠した絶縁耐圧:2500V
RMS
(1 分間)
GB4943.1-2011準拠のCQC認定