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  • UCC20225-Q1、UCC20225A-Q1 LGA、シングル入力、 絶縁型デュアルチャネル・ゲート・ドライバ、車載 48V システム用

    • JAJSGJ8C November   2018  – September 2019 UCC20225-Q1 , UCC20225A-Q1

      PRODUCTION DATA.  

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  • UCC20225-Q1、UCC20225A-Q1 LGA、シングル入力、 絶縁型デュアルチャネル・ゲート・ドライバ、車載 48V システム用
  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1.     Device Images
      1.      機能ブロック図
  4. 4 改訂履歴
  5. 5 概要（続き）
  6. 6 Pin Configuration and Functions
    1.     Pin Functions
  7. 7 Specifications
    1. 7.1  Absolute Maximum Ratings
    2. 7.2  ESD Ratings
    3. 7.3  Recommended Operating Conditions
    4. 7.4  Thermal Information
    5. 7.5  Power Ratings
    6. 7.6  Insulation Specifications
    7. 7.7  Safety-Related Certifications
    8. 7.8  Safety Limiting Values
    9. 7.9  Electrical Characteristics
    10. 7.10 Switching Characteristics
    11. 7.11 Thermal Derating Curves
    12. 7.12 Typical Characteristics
  8. 8 Parameter Measurement Information
    1. 8.1 Propagation Delay and Pulse Width Distortion
    2. 8.2 Rising and Falling Time
    3. 8.3 PWM Input and Disable Response Time
    4. 8.4 Programable Dead Time
    5. 8.5 Power-up UVLO Delay to OUTPUT
    6. 8.6 CMTI Testing
  9. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagram
    3. 9.3 Feature Description
      1. 9.3.1 VDD, VCCI, and Under Voltage Lock Out (UVLO)
      2. 9.3.2 Input and Output Logic Table
      3. 9.3.3 Input Stage
      4. 9.3.4 Output Stage
      5. 9.3.5 Diode Structure in UCC20225-Q1 family
    4. 9.4 Device Functional Modes
      1. 9.4.1 Disable Pin
      2. 9.4.2 Programmable Dead Time (DT) Pin
        1. 9.4.2.1 Tying the DT Pin to VCC
        2. 9.4.2.2 DT Pin Left Open or Connected to a Programming Resistor between DT and GND Pins
  10. 10Application and Implementation
    1. 10.1 Application Information
    2. 10.2 Typical Application
      1. 10.2.1 Design Requirements
      2. 10.2.2 Detailed Design Procedure
        1. 10.2.2.1 Designing PWM Input Filter
        2. 10.2.2.2 Select External Bootstrap Diode and its Series Resistor
        3. 10.2.2.3 Gate Driver Output Resistor
        4. 10.2.2.4 Estimate Gate Driver Power Loss
        5. 10.2.2.5 Estimating Junction Temperature
        6. 10.2.2.6 Selecting VCCI, VDDA/B Capacitor
          1. 10.2.2.6.1 Selecting a VCCI Capacitor
          2. 10.2.2.6.2 Selecting a VDDA (Bootstrap) Capacitor
          3. 10.2.2.6.3 Select a VDDB Capacitor
        7. 10.2.2.7 Dead Time Setting Guidelines
        8. 10.2.2.8 Application Circuits with Output Stage Negative Bias
      3. 10.2.3 Application Curves
  11. 11Power Supply Recommendations
  12. 12Layout
    1. 12.1 Layout Guidelines
    2. 12.2 Layout Example
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 関連リンク
    2. 13.2 ドキュメントのサポート
      1. 13.2.1 関連資料
    3. 13.3 認定
    4. 13.4 ドキュメントの更新通知を受け取る方法
    5. 13.5 コミュニティ・リソース
    6. 13.6 商標
    7. 13.7 静電気放電に関する注意事項
    8. 13.8 Glossary
  14. 14メカニカル、パッケージ、および注文情報
  15. 重要なお知らせ
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DATA SHEET

UCC20225-Q1、UCC20225A-Q1 LGA、シングル入力、 絶縁型デュアルチャネル・ゲート・ドライバ、車載 48V システム用

このリソースの元の言語は英語です。 翻訳は概要を便宜的に提供するもので、自動化ツール (機械翻訳) を使用していることがあり、TI では翻訳の正確性および妥当性につきましては一切保証いたしません。 実際の設計などの前には、ti.com で必ず最新の英語版をご参照くださいますようお願いいたします。

1 特長

  • 次の結果で AEC Q100 認定済み
    • デバイス温度グレード 1
    • デバイス HBM ESD 分類レベル H2
    • デバイス CDM ESD 分類レベル C6
  • シングル PWM 入力、デュアル出力
  • デッド・タイムをレジスタでプログラム可能
  • ピーク・ソース 4A、ピーク・シンク 6A の出力
  • 100V/ns を超える CMTI
  • スイッチング・パラメータ
    • 19ns (標準値) の伝搬遅延
    • 最大遅延マッチング: 5ns
    • 最大パルス幅歪み: 6ns
  • 3V～18V の入力 VCCI 範囲
  • 最大 25V の VDD、5V および 8V の UVLO オプション
  • 5ns より短い入力過渡を除去
  • TTL および CMOS 互換の入力
  • 5mm×5mm の省スペース LGA-13 パッケージ
  • 安全関連の認定
    • VDE V 0884-11:2017 に準拠した 3535VPK絶縁
    • UL 1577 に準拠した絶縁耐圧：2500VRMS (1 分間)
    • GB4943.1-2011準拠のCQC認定

2 アプリケーション

  • 車載用外部オーディオ・アンプ
  • 車載用 48V システム

3 概要

UCC20225-Q1 ファミリは シングル入力、デュアル出力で、ピーク電流がソース 4A、シンク 6A の絶縁型ゲート・ドライバであり、5mm x 5mm の LGA-13 パッケージに搭載されています。パワー・トランジスタを最大5MHzで駆動するよう設計され、クラス最高の伝搬遅延とパルス幅歪みを実現しています。

入力側は、2.5kVRMSの絶縁バリアによって2つの出力ドライバと分離され、同相過渡耐性(CMTI)は最小で100V/nsです。2つの出力側ドライバ間が内部で機能的に絶縁されているため、最大700VDCの動作電圧が可能です。

UCC20225-Q1 ファミリは、DT ピンの抵抗によりデッドタイムをプログラムできます。DIS ピンが HIGH に設定されると、両方の出力が同時にシャットダウンし、接地したときには通常動作します。

製品情報(1)

型番 パッケージ UVLO
UCC20225A-Q1 LGA (13) 5 × 5mm 5V
UCC20225-Q1 LGA (13) 5 × 5mm 8V
  1. 利用可能なすべてのパッケージについては、このデータシートの末尾にある注文情報を参照してください。

Device Images

機能ブロック図

UCC20225-Q1 UCC20225A-Q1 fig35-slucv8-Typ-App.png

4 改訂履歴

Changes from B Revision (June 2019) to C Revision

  • Changed UCC20225A-Q1 のマーケティング・ステータスを事前情報から初回リリースにGo

Changes from A Revision (April 2019) to B Revision

  • Added データシートに UCC20225A-Q1 をGo

Changes from * Revision (November 2018) to A Revision

  • Changed マーケティング・ステータスを事前情報から初回リリースにGo

5 概要（続き）

このデバイスは、最大 25V の VDD 電源電圧に対応できます。VCCI 入力範囲が 3V～18V と広いため、このドライバはアナログとデジタル両方のコントローラとの接続に適しています。すべての電源電圧ピンには、低電圧誤動作防止 (UVLO) 保護機能が搭載されています。

これらの高度な機能により、UCC20225-Q1 ファミリは各種の車載用アプリケーションにおいて高い電力密度、高い効率、堅牢性を実現します。

6 Pin Configuration and Functions

NPL Package
13-Pin LGA
Top View
UCC20225-Q1 UCC20225A-Q1 pin_sluscv8.gif

Pin Functions

PIN I/O(1) DESCRIPTION
NAME NO.
DISABLE 5 I Disables both driver outputs if asserted high, enables if set low or left open. This pin is pulled low internally if left open. It is recommended to tie this pin to ground if not used to achieve better noise immunity. Bypass using a ≈1nF low ESR/ESL capacitor close to DIS pin when connecting to a micro controller with distance.
DT 6 I Programmable dead time function.

Tying DT to VCCI disables the DT function with dead time ≈ 0ns. Placing a resistor (RDT) between DT and GND adjusts dead time according to: DT (in ns) = 10 x RDT (in kΩ). It is recommended to parallel a ceramic capacitor, 2.2nF or above, close to DT pin to achieve better noise immunity when using RDT.
GND 1 G Primary-side ground reference. All signals in the primary side are referenced to this ground.
NC 3 – No internal connection.
OUTA 12 O Output of driver A. Connect to the gate of the A channel FET or IGBT. Output A is in phase with PWM input with a propagation delay
OUTB 9 O Output of driver B. Connect to the gate of the B channel FET or IGBT. Output B is always complementary to output A with a programmed dead time.
PWM 2 I PWM input has a TTL/CMOS compatible input threshold. This pin is pulled low internally if left open.
VCCI 4 P Primary-side supply voltage. Locally decoupled to GND using a low ESR/ESL capacitor located as close to the device as possible.
VCCI 7 P This pin is internally shorted to pin 4. Preference should be given to bypassing pin-4 to pin-1 instead of pin-7 to pin-1.
VDDA 13 P Secondary-side power for driver A. Locally decoupled to VSSA using a low ESR/ESL capacitor located as close to the device as possible.
VDDB 10 P Secondary-side power for driver B. Locally decoupled to VSSB using a low ESR/ESL capacitor located as close to the device as possible.
VSSA 11 G Ground for secondary-side driver A. Ground reference for secondary side A channel.
VSSB 8 G Ground for secondary-side driver B. Ground reference for secondary side B channel.
(1) P =Power, G= Ground, I= Input, O= Output

 
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