JAJSKM0B May   2020  – May 2022 DRV8932

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 ピン構成および機能
    1.     ピン機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 代表的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 ブリッジの制御
      2. 7.3.2 電流レギュレーション
      3. 7.3.3 減衰モード
        1. 7.3.3.1 ブランキング時間
      4. 7.3.4 チャージ･ポンプ
      5. 7.3.5 リニア電圧レギュレータ
      6. 7.3.6 論理およびクワッドレベル・ピン構造図
        1. 7.3.6.1 nFAULT ピン
      7. 7.3.7 保護回路
        1. 7.3.7.1 VM 低電圧誤動作防止 (UVLO)
        2. 7.3.7.2 VCP 低電圧誤動作防止 (CPUV)
        3. 7.3.7.3 過電流保護 (OCP)
        4. 7.3.7.4 サーマル・シャットダウン (OTSD)
        5. 7.3.7.5 フォルト条件のまとめ
    4. 7.4 デバイスの機能モード
      1. 7.4.1 スリープ・モード (nSLEEP = 0)
      2. 7.4.2 動作モード (nSLEEP = 1)
      3. 7.4.3 nSLEEP リセット・パルス
      4. 7.4.4 機能モードのまとめ
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 電流レギュレーション
        2. 8.2.2.2 消費電力および熱に関する計算
        3. 8.2.2.3 アプリケーション曲線
  9. 9 電源に関する推奨事項
    1. 9.1 バルク・コンデンサ
  10. 10レイアウト
    1. 10.1 レイアウトの注意点
      1. 10.1.1 レイアウト例
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
    2. 11.2 ドキュメントの更新通知を受け取る方法
    3. 11.3 コミュニティ・リソース
    4. 11.4 商標
  12. 12メカニカル、パッケージ、および注文情報

7.3.6 論理およびクワッドレベル・ピン構造図

図 7-11 に、ロジック・レベル・ピン IN1、IN2、IN3、IN4 および nSLEEP の入力構造を示します。

GUID-1ECA61DE-3EFF-46A3-9F8A-F79D710C97B8-low.gif図 7-11 論理レベル入力ピン構造図

クワッド・レベルのロジック・ピン TOFF の構造は次のとおりです (図 7-12 を参照)。

GUID-3E3ADCEF-55E8-4402-BB6B-04BB0E5EEC48-low.gif図 7-12 クワッドレベル入力ピン構造図