JAJSOB8B March   2023  – April 2024 ADS127L21

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件 (1.65V ≦ IOVDD ≦ 2V)
    7. 5.7  スイッチング特性 (1.65V ≦ IOVDD ≦ 2V)
    8. 5.8  タイミング要件 (2V < IOVDD ≤ 5.5V)
    9. 5.9  スイッチング特性 (2V < IOVDD ≤ 5.5V)
    10. 5.10 タイミング図
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン・ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 IMD の測定
    12. 6.12 SFDR の測定
    13. 6.13 ノイズ性能
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力 (AINP、AINN)
        1. 7.3.1.1 入力レンジ
      2. 7.3.2 リファレンス電圧 (REFP、REFN)
        1. 7.3.2.1 リファレンス電圧の範囲
      3. 7.3.3 クロック動作
        1. 7.3.3.1 内部発振器
        2. 7.3.3.2 外部クロック
      4. 7.3.4 変調器
      5. 7.3.5 デジタル フィルタ
        1. 7.3.5.1 広帯域フィルタ
          1. 7.3.5.1.1 広帯域フィルタ オプション
          2. 7.3.5.1.2 sinc5 フィルタの段
          3. 7.3.5.1.3 FIR1 フィルタ段
          4. 7.3.5.1.4 FIR2 フィルタ段
          5. 7.3.5.1.5 FIR3 フィルタ段
          6. 7.3.5.1.6 FIR3 のデフォルト係数
          7. 7.3.5.1.7 IIR フィルタの段
            1. 7.3.5.1.7.1 IIR フィルタの安定性
        2. 7.3.5.2 低レイテンシ フィルタ (sinc)
          1. 7.3.5.2.1 sinc3 および sinc4 フィルタ
          2. 7.3.5.2.2 sinc3 + sinc1 および sinc4 + sinc1 カスケード フィルタ
      6. 7.3.6 電源
        1. 7.3.6.1 AVDD1 と AVSS
        2. 7.3.6.2 AVDD2
        3. 7.3.6.3 IOVDD
        4. 7.3.6.4 パワーオン リセット (POR)
        5. 7.3.6.5 CAPA および CAPD
      7. 7.3.7 VCM の出力電圧
    4. 7.4 デバイスの機能モード
      1. 7.4.1 速度モード
      2. 7.4.2 アイドル モード
      3. 7.4.3 スタンバイ モード
      4. 7.4.4 パワーダウン モード
      5. 7.4.5 リセット
        1. 7.4.5.1 RESET ピン
        2. 7.4.5.2 SPI レジスタへの書き込みによるリセット
        3. 7.4.5.3 SPI の入力パターンによるリセット
      6. 7.4.6 同期
        1. 7.4.6.1 同期制御モード
        2. 7.4.6.2 スタート / ストップ制御モード
        3. 7.4.6.3 ワンショット制御モード
      7. 7.4.7 変換開始の遅延時間
      8. 7.4.8 較正
        1. 7.4.8.1 OFFSET2、OFFSET1、OFFSET0 較正レジスタ (アドレス 0Ch、0Dh、0Eh)
        2. 7.4.8.2 GAIN2、GAIN1、GAIN0 較正レジスタ (アドレス 0Fh、10h、11h)
        3. 7.4.8.3 較正手順
    5. 7.5 プログラミング
      1. 7.5.1 シリアル・インターフェイス (SPI)
        1. 7.5.1.1  チップ・セレクト (CS)
        2. 7.5.1.2  シリアル・クロック (SCLK)
        3. 7.5.1.3  シリアル データ入力 (SDI)
        4. 7.5.1.4  シリアル データ出力 / データ準備完了 (SDO/DRDY)
        5. 7.5.1.5  SPI フレーム
        6. 7.5.1.6  全二重動作
        7. 7.5.1.7  デバイスのコマンド
          1. 7.5.1.7.1 無動作
          2. 7.5.1.7.2 レジスタ読み取りコマンド
          3. 7.5.1.7.3 レジスタ書き込みコマンド
        8. 7.5.1.8  変換データの読み取り
          1. 7.5.1.8.1 変換データ
          2. 7.5.1.8.2 データ準備完了
            1. 7.5.1.8.2.1 DRDY
            2. 7.5.1.8.2.2 SDO/DRDY
            3. 7.5.1.8.2.3 DRDY ビット
            4. 7.5.1.8.2.4 クロックのカウント
          3. 7.5.1.8.3 STATUS バイト
        9. 7.5.1.9  デイジー チェーン動作
        10. 7.5.1.10 3 線式 SPI モード
          1. 7.5.1.10.1 3 線式 SPI モードのフレームのリセット
        11. 7.5.1.11 SPI の CRC
      2. 7.5.2 レジスタ メモリの CRC
        1. 7.5.2.1 メイン プログラム メモリの CRC
        2. 7.5.2.2 FIR フィルタ係数の CRC
        3. 7.5.2.3 IIR フィルタ係数の CRC
  9. 8 レジスタ マップ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 SPI 動作
      2. 9.1.2 入力ドライバ
      3. 9.1.3 アンチエイリアス フィルタ
      4. 9.1.4 基準電圧
      5. 9.1.5 同時サンプリング・システム
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 A 重み付けフィルタの設計
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 PGA855 プログラマブル ゲイン アンプ
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
      3. 9.2.3 THS4551 のアンチエイリアス・フィルタの設計
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 詳細な設計手順
        3. 9.2.3.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8 レジスタ マップ

ADS127L21 のレジスタ マップを、表 8-1 に示します。レジスタのデータは、SPI の動作ごとに 1 つずつ読み取りまたは書き込みされます。FIR_BANK および IIR BANK レジスタは、単一のアドレスを使用してフィルタ係数の読み取りまたは書き込みを行います。CONTROL レジスタ (アドレス = 04h) より大きなレジスタ アドレスに書き込むと、変換が再起動され、同期が失われます。変換が停止中は (START ピンが Low または STOP ビットが書き込まれた)、レジスタに書き込んでも変換は再起動されません。

表 8-1 ADS127L21 のレジスタ マップの概要
アドレス レジスタ デフォルト ビット 7 ビット 6 ビット 5 ビット 4 ビット 3 ビット 2 ビット 1 ビット 0
00h DEV_ID 02h DEV_ID[7:0]
01h REV_ID xxh REV_ID[7:0]
02h STATUS1 x1100xxxb CS_MODE ALV_FLAG POR_FLAG SPI_ERR CRC_ERR ADC_ERR MOD_FLAG DRDY
03h STATUS2 00h RESERVED I_CRC_ERR F_CRC_ERR M_CRC_ERR
04h CONTROL 00h RESET[5:0] START ストップ
05h MUX 00h RESERVED MUX[1:0]
06h CONFIG1 00h データ EXT_RNG REF_RNG INP_RNG VCM REFP_BUF AINP_BUF AINN_BUF
07h CONFIG2 08h RESERVED START_MODE[1:0] SPEED_MODE[1:0] STBY_MODE PWDN
08h CONFIG3 00h CLK_SEL CLK_DIV[1:0] OUT_DRV RESERVED SPI_CRC REG_CRC STATUS
09h FILTER1 00h FLTR_SEL[2:0] FLTR_OSR[4:0]
0Ah FILTER2 01h RESERVED DELAY[2:0] FLTR_SEQ FIR2_DIS FIR3_DIS IIR_DIS
0Bh FILTER3 01h RESERVED DATA_MODE[1:0]
0Ch OFFSET2 00h OFFSET[23:16]
0Dh OFFSET1 00h OFFSET[15:8]
0Eh OFFSET0 00h OFFSET[7:0]
0Fh GAIN2 40h GAIN[23:16]
10h GAIN1 00h GAIN[15:8]
11h GAIN0 00h GAIN[7:0]
12h MAIN_CRC 00h MAIN_CRC[7:0]
13h FIR_BANK xxh FIR_BANK[7:0]
14h FIR_CRC1 xxh FIR_CRC[15:8]
15h FIR_CRCx0 xxh FIR_CRC[7:0]
16h IIR_BANK xxh IIR_BANK[7:0]
17h IIR_CRC xxh IIR_CRC[7:0]

レジスタのアクセス コードを、表 8-2 に示します。

表 8-2 レジスタのアクセス コード
アクセス タイプ 表記 説明
読み出し R 読み取り専用
書き込み W 書き込み専用
読み取り / 書き込み R/W 読み取り / 書き込み
リセットまたはデフォルト値 -n リセット後の値またはデフォルト値

DEV_ID レジスタ (アドレス = 00h) [リセット = 02h]

「レジスタ マップの概要」に戻ります。

図 8-1 DEV_ID レジスタ
7 6 5 4 3 2 1 0
DEV_ID[7:0]
R-02h
表 8-3 DEV_ID レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7:0 DEV_ID[7:0] R 02h

デバイス ID。

02h = ADS127L21

REV_ID レジスタ (アドレス=01h) [リセット=xxh]

「レジスタ マップの概要」に戻ります。

図 8-2 REV_ID レジスタ
7 6 5 4 3 2 1 0
REVID[7:0]
R-xxxxxxxxb
表 8-4 REV_ID レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7:0 REV_ID[7:0] R xxxxxxxxb

ダイのリビジョン ID。
ダイのリビジョン ID は、デバイスの製造中に予告なく変更されることがあります。

STATUS1 レジスタ (アドレス = 02h) [リセット = x1100xxxb]

「レジスタ マップの概要」に戻ります。

図 8-3 STATUS1 レジスタ
7 6 5 4 3 2 1 0
CS_MODE ALV_FLAG POR_FLAG SPI_ERR CRC_ERR ADC_ERR MOD_FLAG DRDY
R-xb R/W-1b R/W-1b R/W-0b R-0b R-xb R-xb R-xb
表 8-5 STATUS1 レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7 CS_MODE R xb

CS モード。
このビットは、SPI モードが 4 線式か 3 線式かを示します。モードは、電源投入時またはリセット後の CS の状態によって決定されます。
0b = 4 線式 SPI 動作 (CS がアクティブ)
1b = 3 線式 SPI 動作 (CS が Low に接続)
6 ALV_FLAG R/W 1b

アナログ電源低電圧フラグ。
このビットは、アナログ電源で低電圧が検出されたことを示します。1b を書き込むと、フラグがクリアされ、次の低電圧状態が検出されます。
0b = フラグが最後にクリアされたときから低電圧検出なし
1b = 低電圧検出あり
5 POR_FLAG R/W 1b

パワーオン リセット (POR) フラグ。
このビットは、デバイスの電源投入、IOVDD 電源のブラウンアウト、またはユーザーが開始したリセットによって、デバイスがリセットされたことを示します。1b を書き込むと、ビットがクリアされ、次のリセットが検出されます。
0b = フラグが最後にクリアされたときからリセットなし
1b = デバイスのリセット発生
4 SPI_ERR R/W 0b

SPI 通信の CRC エラー。
このビットは、SPI の CRC エラーを示します。セットされると、STATUS レジスタでのエラーのクリア (1b を書き込むとエラーがクリアされます) を除いて、レジスタ書き込み動作がブロックされます。レジスタ読み取り動作は引き続き機能します。SPI の CRC エラー検出は、CONFIG4 レジスタの SPI_CRC ビットによってイネーブルされます。
0b = SPI の CRC エラーなし
1b = SPI の CRC エラー
3 CRC_ERR R 0b

メモリのグローバル CRC エラー。
このビットは、メイン メモリ、FIR 係数、IIR 係数の CRC エラーの論理和です。関連する CRC レジスタに書き込まれた値が ADC の計算と一致しない場合、STATUS2 レジスタの I_CRC_ERR、F_CRC_ERR、M_CRC_ERR ビットに個別のエラー ビットがセットされます。それぞれの CRC エラーがクリアされると、これらのフラグは自動的にクリアされます。メモリの CRC エラー チェックをイネーブルするには、CONFIG3 レジスタの REG_CRC ビットをセットします。
0b = メモリのグローバル CRC エラーなし
1b = メモリのグローバル CRC エラー
2 ADC_ERR R xb


内部 ADC エラー。ADC_ERR は内部エラーを示します。電力サイクルを実行するか、デバイスをリセットします。
0b = ADC エラーなし
1b = ADC エラー
1 MOD_FLAG R xb


変調器の飽和フラグ。このビットは、変換サイクル中に変調器の飽和が発生したことを示します。このフラグは、変換サイクルの終了時に有効になります。
0b = 変調器の飽和なし
1b = 変換サイクル中に変調器の飽和発生
0 DRDY R xb

データ準備完了ビット。
このビットは、新しい変換データの準備が完了したことを示します。このビットは、DRDY ピンの反転です。このビットを DRDY ピンの代わりにポーリングして、変換データが新しいものか、最後の読み取り動作からの繰り返しデータかを判定します。ワンショット制御モードでは、新しい変換が開始されるまで、このビットは 1b のままです。
0b = データは新しいものではない
1b = データは新しい

STATUS2 レジスタ (アドレス = 03h) [リセット = 00h]

「レジスタ マップの概要」に戻ります。

図 8-4 STATUS2 レジスタ
7 6 5 4 3 2 1 0
RESERVED I_CRC_ERR F_CRC_ERR M_CRC_ERR
R-00000b R-0b R-0b R/W-0b
表 8-6 STATUS2 レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7:3 予約済み R 00000b

予約済み
2 I_CRC_ERR R 0b

IIR 係数メモリの CRC エラー。
IIR メモリの CRC レジスタ (レジスタ アドレス 17h) に書き込まれた値が内部計算と一致しない場合、このビットと、STATUS1 レジスタのグローバル CRC_ERR ビットに、エラーがフラグされます。IIR_CRC レジスタの値を訂正し、レジスタの CRC チェック (CONFIG3 レジスタの REG_CRC ビット) をディセーブルしてから再度イネーブルして、エラーをクリアします。REG_CRC ビット (CONFIG3 レジスタ) をセットして、IIR メモリのエラー チェックをイネーブルします。
0b = IIR 係数メモリの CRC エラーなし
1b = IIR 係数メモリの CRC エラー
1 F_CRC_ERR R 0b

FIR 係数メモリの CRC エラー。
FIR メモリの CRC レジスタ (レジスタ アドレス 14h と 15h) に書き込まれた値が内部計算と一致しない場合、このビットと、STATUS1 レジスタのグローバル CRC_ERR ビットに、エラーがフラグされます。FIR_CRC レジスタの値を訂正し、レジスタの CRC チェック (CONFIG3 レジスタの REG_CRC ビット) をディセーブルしてから再度イネーブルして、エラーをクリアします。REG_CRC ビット (CONFIG3 レジスタ) をセットして、レジスタ バンクのエラー チェックをイネーブルします。
0b = FIR 係数メモリの CRC エラーなし
1b = FIR 係数メモリの CRC エラー
0 M_CRC_ERR R/W 0b

メイン メモリの CRC エラー。
メイン レジスタ メモリの CRC レジスタ (レジスタ アドレス 12h) に書き込まれた値が内部計算と一致しない場合、このビットと、STATUS1 レジスタのグローバル CRC_ERR ビットに、エラーがフラグされます。MAIN_CRC レジスタの値を訂正してから、このビットに 1b を書き込んで、エラーをクリアします。REG_CRC ビット (CONFIG3 レジスタ) をセットして、レジスタ バンクのエラー チェックをイネーブルします。
0b = メイン メモリの CRC エラーなし
1b = メイン メモリの CRC エラー

CONTROL レジスタ (アドレス = 04h) [リセット = 00h]

「レジスタ マップの概要」に戻ります。

図 8-5 CONTROL レジスタ
7 6 5 4 3 2 1 0
RESET[5:0] START ストップ
W-000000b W-0b W-0b
表 8-7 CONTROL レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7:2 RESET[5:0] W 000000b

デバイス リセット。
ADC をリセットするには 010110b を書き込みます。ADC をリセットするには、1 回の書き込み動作で、隣接する START ビットと STOP ビットの両方を 00b にセットする必要があります。これらのビットの読み取り値は常に 000000b です。
1 START W 0b

変換の開始。
1b を書き込むと、変換が開始または再開されます。ワンショット制御モードでは、1 回の変換が開始されます。スタート / ストップ制御モードでは、変換が開始され、STOP ビットによって停止されるまで続行されます。変換の実効中に 1b を START ビットに書き込むと、変換が再開されます。同期制御モードでは、このビットは無効です。START ビットと STOP ビットの両方に 1b を書き込んでも、何も起きません。START ビットはセルフ クリアで、読み取り値は常に 0b です。
0b = 動作なし
1b = 変換を開始または再開
0 STOP W 0b

変換を停止します。
このビットは、現在の変換が完了した後で変換を停止します。同期制御モードでは、このビットは無効です。START と STOP の両方に 1b を書き込んでも、何も起きません。STOP はセルフ クリアで、読み取り値は常に 0b です。
0b = 動作なし
1b = 現在の変換完了後に変換を停止

MUX レジスタ (アドレス = 05h) [リセット = 00h]

「レジスタ マップの概要」に戻ります。

図 8-6 MUX レジスタ
7 6 5 4 3 2 1 0
RESERVED MUX[1:0]
R-000000b R/W-00b
表 8-8 MUX レジスタ フィールドの説明
ビット フィールド 種類 リセット 説明
7:2 RESERVED R 000000b 予約済み
1:0 MUX[1:0] R/W 00b

入力マルチプレクサの選択。

これらのビットはアナログ入力の極性を選択し、テスト モードを選択します。詳細については、「アナログ入力」セクションを参照してください。
00b=通常入力の極性
01b=反転入力の極性
10b=オフセットとノイズのテスト：AINP と AINN が切断され、ADC 入力が内部的に (AVDD1 + AVSS) / 2 と短絡した状態
11b=同相テスト：ADC 入力が内部で短絡し、AINP に接続された状態

CONFIG1 レジスタ (アドレス = 06h) [リセット = 00h]

「レジスタ マップの概要」に戻ります。

図 8-7 CONFIG1 レジスタ
7 6 5 4 3 2 1 0
データ EXT_RNG REF_RNG INP_RNG VCM REFP_BUF AINP_BUF AINN_BUF
R/W-0b R/W-0b R/W-0b R/W-0b R/W-0b R/W-0b R/W-0b R/W-0b
表 8-9 CONFIG1 レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7 データ R/W 0b データの分解能の選択。
このビットは、出力データの分解能を選択します。
0b = 24 ビット分解能
1b = 16 ビット分解能
6 EXT_RNG R/W 0b 拡張入力範囲の選択。
このビットは、入力範囲を 25% 拡張します。詳細については、「入力レンジ」セクションを参照してください。
0b=標準入力範囲
1b = 25% 拡張入力範囲
5 REF_RNG R/W 0b

電圧リファレンス範囲の選択。
このビットをプログラムして、印加されるリファレンス電圧と一致するように、Low または High のリファレンス電圧の範囲を選択します。リファレンス電圧の範囲については、「推奨動作条件」表を参照してください。High のリファレンス電圧範囲を選択すると、INP_RNG ビットは内部で 1x の入力範囲にオーバーライドされます。
0b = Low のリファレンス電圧範囲
1b = High のリファレンス電圧範囲
4 INP_RNG R/W 0b

入力範囲の選択。
このビットは、1x または 2x の入力範囲を選択します。詳細については、「入力レンジ」セクションを参照してください。
0b = 1x の入力範囲
1b = 2x の入力範囲
3 VCM R/W 0b

VCM 出力イネーブル。
このビットは、VCM 出力電圧ピンをイネーブルします。VCM の電圧は (AVDD1 + AVSS) / 2 です。
0b = ディセーブル
1b = イネーブル
2 REFP_BUF R/W 0b

リファレンスの正のバッファ イネーブル。
このビットは、REFP リファレンス入力プリチャージ バッファをイネーブルします。
0b = ディセーブル
1b = イネーブル
1 AINP_BUF R/W 0b

アナログ入力の正のバッファ イネーブル。
このビットは、AINP アナログ入力プリチャージ バッファをイネーブルします。
0b = ディセーブル
1b = イネーブル
0 AINN_BUF R/W 0b

アナログ入力の負のバッファ イネーブル。
このビットは、AINN アナログ入力プリチャージ バッファをイネーブルします。
0b = ディセーブル
1b = イネーブル

CONFIG2 レジスタ (アドレス = 07h) [リセット = 08h]

「レジスタ マップの概要」に戻ります。

図 8-8 CONFIG2 レジスタ
7 6 5 4 3 2 1 0
RESERVED START_MODE[1:0] SPEED_MODE[1:0] STBY_MODE PWDN
R-0b R/W-00b R/W-10b R/W-0b R/W-0b
表 8-10 CONFIG2 レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7:6 予約済み R 00b

予約済み
5:4 START_MODE[1:0] R/W 00b

START モードの選択。
これらのビットは、START ピンのモードをプログラムします。詳細については、「同期」セクションを参照してください。
00b = スタート / ストップ制御モード
01b = ワンショット制御モード
10b = 同期制御モード
11b = 予約済み
3:2 SPEED_MODE[1:0] R/W 10b

速度モードの選択。
これらのビットは、デバイスの速度モードをプログラムします。記載されている ADC クロック周波数はモードに対応します。
00b = 低速度モード (fCLK = 3.2MHz)
01b = 中速度モード (fCLK = 12.8MHz)
10b = 高速度モード (fCLK = 25.6MHz)
11b = 最高速度モード (fCLK = 32.768MHz、外部のみ)
1 STBY_MODE R/W 0b

スタンバイ モードの選択。
このビットは、変換が停止したとき自動的にスタンバイ モードをイネーブルします。
0b = アイドル モード。変換が停止しても ADC は完全に電力を供給され続けます。
1b = スタンバイ モード。変換が停止すると ADC はパワー ダウンします。変換が再開されると、スタンバイ モードを終了します。
0 PWDN R/W 0b

パワーダウン モードの選択。
このビットは、ADC の電源をオフにします。SPI の動作と、ユーザー レジスタの設定を保持するためのデジタル LDO を除いて、すべての機能がパワー ダウンされます。
0b = 通常動作
1b = パワーダウン モード

CONFIG3 レジスタ (アドレス = 08h) [リセット = 00h]

「レジスタ マップの概要」に戻ります。

図 8-9 CONFIG3 レジスタ
7 6 5 4 3 2 1 0
CLK_SEL CLK_DIV[1:0] OUT_DRV RESERVED SPI_CRC REG_CRC STATUS
R/W-0b R/W-00b R/W-0b R-0b R/W-0b R/W-0b R/W-0b
表 8-11 CONFIG3 レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7 CLK_SEL R/W 0b

クロックの選択。
内部または外部クロックによる動作を選択します。
0b = 内部発振器で動作
1b = 外部クロックで動作
6:5 CLK_DIV[1:0] R/W 00b

クロック分周器の選択。
内部または外部クロックのクロック分周係数を選択します。2 分周および 16 分周クロック分周係数を選択すると、中速度モードの低レイテンシ フィルタの OSR 値が、他のすべての速度モードにも強制的に適用されます。速度モードの OSR 値の一覧については、FILTER1 レジスタを参照してください。
00b = fCLK / 1
01b = fCLK / 2
10b = fCLK / 8
11b = fCLK / 16
4 OUT_DRV R/W 0b

デジタル出力ドライブの選択。
デジタル出力の駆動強度を選択します。
0b = 最大強度で駆動
1b = 半強度で駆動
3 RESERVED R 0b 予約済み
2 SPI_CRC R/W 0b

SPI CRC イネーブル。
このビットは、SPI CRC エラー検出をイネーブルします。イネーブルすると、デバイスは CRC 入力バイトを検証し、出力データに CRC バイトを追加します。入力 SPI CRC エラーが検出されると、STATUS バイトの SPI_ERR ビットがセットされます。エラーをクリアするには、SPI_ERR ビットに 1b を書き込みます。
0b = ディセーブル
1b = イネーブル
1 REG_CRC R/W 0b

メモリ CRC イネーブル。
このビットは、メイン、IIR 係数、FIR 係数のメモリ CRC エラー チェックをイネーブルします。関連する CRC 値レジスタに書き込まれた値が ADC の計算と一致しない場合、STATUS2 レジスタの I_CRC_ERR、F_CRC_ERR、M_CRC_ERR の各エラー ビットにそれぞれのエラーが報告されます。CRC エラー ビットのいずれかがセットされている場合、STATUS1 レジスタのグローバル CRC エラー ビット (CRC_ERR) がセットされます。CRC 値を修正してから REG_CRC ビットをトグルすると、I_CRC_ERR フラグと F_CRC_ERR フラグがクリアされます。
0b = ディセーブル
1b = イネーブル
0 STATUS R/W 0b

STATUS1 バイトの出力イネーブル。
このビットをプログラムすると、変換データの先頭に STATUS1 レジスタのデータが付加されます。STATUS1 レジスタのデータは、レジスタの読み取り時にも、レジスタ データの出力の先頭に付加されます。
0b = ディセーブル
1b = イネーブル

FILTER1 レジスタ (アドレス = 09h) [リセット = 00h]

「レジスタ マップの概要」に戻ります。

図 8-10 FILTER1 レジスタ
7 6 5 4 3 2 1 0
FLTR_SEL[2:0] FLTR_OSR[4:0]
R/W-000b R/W-00000b
表 8-12 FILTER1 レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7:5 FLTR_SEL[2:0] R/W 000b

デジタル フィルタの選択。
これらのビットの機能は、FLTR_OSR[4:0] ビットで広帯域と sinc のどちらのフィルタ モードを選択しているかによって異なります。

FLTR_OSR[4:0] で広帯域フィルタを選択した場合、これらのビットによってプリセットまたはプログラム可能な FIR フィルタ係数が選択されます。
000b = プリセットの FIR フィルタ係数
001b～110b = 予約済み
111b = プログラム可能な FIR フィルタ係数

FLTR_OSR[4:0] で sinc フィルタを選択した場合、最初の段のフィルタに sinc3 と sinc4 のどちらを使用するか、このビットで選択します。
000b = 最初の段のフィルタは sinc4
001b = 最初の段のフィルタは sinc3
010b～111b = 予約済み
4:0 FLTR_OSR[4:0] R/W 00000b

デジタル フィルタ モードとオーバーサンプリング比の選択。
これらのビットは、オーバーサンプリング比とフィルタ モード (広帯域または sinc) を選択します。sinc フィルタ モードの場合、sincx = sinc3 または sinc4 フィルタを、FLTR_SEL[2:0] で選択します。FIR2 と FIR3 のどちらかがディセーブルのとき、広帯域フィルタ OSR の値は 2 減少し、FIR2 と FIR3 の両方がディセーブルのときは 4 減少します。出力データ レートは fMOD / OSR と同じです。
00000b = 広帯域、OSR = 32
00001b = 広帯域、OSR = 64
00010b = 広帯域、OSR = 128
00011b = 広帯域、OSR = 256
00100b = 広帯域、OSR = 512
00101b = 広帯域、OSR = 1024
00110b = 広帯域、OSR = 2048
00111b = 広帯域、OSR = 4096
01000b = Sincx、OSR = 12
01001b = Sincx、OSR = 16
01010b = Sincx、OSR = 24
01011b = Sincx、OSR = 32
01100b = Sincx、OSR = 64
01101b = Sincx、OSR = 128
01110b = Sincx、OSR = 256 (167 中速度モード)
01111b = Sincx、OSR = 333 (256 中速度モード)
10000b = Sincx、OSR = 512 (333 中速度モード)
10001b = Sincx、OSR = 667 (512 中速度モード)
10010b = Sincx、OSR = 1024 (667 中速度モード)
10011b = Sincx、OSR = 1333 (1024 中速度モード)
10100b = Sincx、OSR = 2048 (1333 中速度モード)
10101b = Sincx、OSR = 2667 (2048 中速度モード)
10110b = Sincx、OSR = 4096 (2667 中速度モード)
10111b = Sincx、OSR = 5333 (4096 中速度モード)
11000b = Sincx、OSR = 26667 (13333 中速度モード)
11001b = Sincx、OSR = 32000 (16000 中速度モード)
11010b = Sincx、OSR = 96000 (48000 中速度モード)
11011b = Sincx、OSR = 160000 (80000 中速度モード)
11100b = Sincx + sinc1、OSR = 26656 (13334 中速度モード)
11101b = Sincx + sinc1、OSR = 32000 (16000 中速度モード)
11110b = Sincx + sinc1、OSR = 96000 (48000 中速度モード
11111b = Sincx + sinc1、OSR = 160000 (80000 中速度モード)

FILTER2 レジスタ (アドレス = 0Ah) [リセット = 01h]

「レジスタ マップの概要」に戻ります。

図 8-11 FILTER2 レジスタ
7 6 5 4 3 2 1 0
RESERVED DELAY[2:0] FLTR_SEQ FIR2_DIS FIR3_DIS IIR_DIS
R/W-0b R/W-000b R/W-0b R/W-0b R/W-0b R/W-1b
表 8-13 FILTER2 レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7 予約済み R 0b

予約済み
6:4 DELAY[2:0] R/W 000b

変換開始の遅延時間の選択。
これらのビットは、START ピンが High になるか、START ビットに書き込みが行われてから、最初の変換の開始までの遅延時間をプログラムします (fMOD = fCLK / 2)。
000b = 0
001b = 4 / fMOD
010b = 8 / fMOD
011b = 16 / fMOD
100b = 32 / fMOD
101b = 128 / fMOD
110b = 512 / fMOD
111b = 1024 / fMOD
3 FLTR_SEQ R/W 0b

広帯域フィルタの計算シーケンス。
このビットは、IIR および FIR3 広帯域フィルタ セクションの計算シーケンスをプログラムします。
0b = FIR3 の次に IIR
1b = IIR の次に FIR3
2 FIR2_DIS R/W 0b

広帯域フィルタ、FIR2 セクションのディセーブル。
このビットは、広帯域フィルタの FIR2 セクションをディセーブルします。
0b = イネーブル
1b = ディセーブル
1 FIR3_DIS R/W 0b

広帯域フィルタ、FIR3 セクションのディセーブル。
このビットは、広帯域フィルタの FIR3 セクションをディセーブルします。
0b = イネーブル
1b = ディセーブル
0 IIR_DIS R/W 1b

広帯域フィルタ、IIR セクションのディセーブル。
このビットは、広帯域フィルタの IIR セクションをディセーブルします。
0b = イネーブル
1b = ディセーブル

FILTER3 レジスタ (アドレス = 0Bh) [リセット = 01h]

「レジスタ マップの概要」に戻ります。

図 8-12 FILTER3 レジスタ
7 6 5 4 3 2 1 0
RESERVED DATA_MODE[1:0]
R-000000b R/W-01b
表 8-14 FILTER3 レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7:2 Reserved[5:0] R 000000b

予約済み
1:0 DATA_MODE[1:0] R/W 01b

データ出力ピンの機能選択。
これらのビットは、SDO/DRDY ピンの機能をプログラムします。SPI のデイジー チェーン接続には、データ出力のみのモードを使用します。
00b = SDO/DRDY ピンはデータ出力専用モード
01b = SDO/DRDY はデュアル モード：データ出力およびデータ準備完了
10b = モード 01b と同じだが、CS が High のとき SDO/DRDY がアクティブになる
11b = 予約済み

OFFSET2、OFFSET1、OFFSET0 レジスタ (アドレス = 0Ch、0Dh、0Eh) [リセット = 00h、00h、00h]

「レジスタ マップの概要」に戻ります。

図 8-13 OFFSET2、OFFSET1、OFFSET0 レジスタ
7 6 5 4 3 2 1 0
OFFSET[23:16]
R/W-00000000b
7 6 5 4 3 2 1 0
OFFSET[15:8]
R/W-00000000b
7 6 5 4 3 2 1 0
OFFSET[7:0]
R/W-00000000b
表 8-15 OFFSET レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
23:0 OFFSET[23:0] R/W 000000h

ユーザー オフセットの較正値。
3 つのレジスタにより、24 ビットのオフセット較正ワードを形成します。OFFSET[23:0] は 2 の補数表現で、変換結果から減算されます。オフセット演算は、ゲイン演算よりも先に行われます。

GAIN2、GAIN1、GAIN0 レジスタ (アドレス = 0Fh、10h、11h) [リセット = 40h、00h、00h]

「レジスタ マップの概要」に戻ります。

図 8-14 GAIN2、GAIN1、GAIN0 レジスタ
7 6 5 4 3 2 1 0
GAIN[23:16]
R/W-01000000b
7 6 5 4 3 2 1 0
GAIN[15:8]
R/W-00000000b
7 6 5 4 3 2 1 0
GAIN[7:0]
R/W-00000000b
表 8-16 GAIN レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
23:0 GAIN[23:0] R/W 400000h

ユーザー ゲインの較正値。
3 つのレジスタにより、24 ビットのゲイン較正ワードを形成します。GAIN[23:0] はストレート バイナリ表現で、ゲイン = 1 について 400000h に正規化されています。オフセット動作の後、変換データに GAIN[23:0] / 400000h を掛けます。

MAIN_CRC レジスタ (アドレス = 12h) [リセット = 00h]

「レジスタ マップの概要」に戻ります。

図 8-15 MAIN_CRC レジスタ
7 6 5 4 3 2 1 0
MAIN_CRC[7:0]
R/W-00000000b
表 8-17 MAIN_CRC レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7:0 MAIN_CRC[7:0] R/W 00h

メイン メモリの CRC 値。
メイン メモリの CRC は、レジスタ 0h と 1h で計算されてから、レジスタ 2h、3h、4h をスキップして、レジスタ 5h～11h が続けて計算されます。計算された CRC 値をこのレジスタに書き込みます。値が内部計算と一致しない場合、STATUS2 レジスタの M_REG_ERR ビットがセットされます。STATUS1 レジスタのグローバル CRC_ERR ビットもセットされます。3 種類のメモリ バンクのすべてで CRC をイネーブルするには、CONFIG3 レジスタの REG_CRC ビットをセットします。

FIR_BANK レジスタ (アドレス = 13h) [リセット = xxh]

「レジスタ マップの概要」に戻ります。

図 8-16 FIR_BANK レジスタ
7 6 5 4 3 2 1 0
FIR_BANK[7:0]
R/W-xxh
表 8-18 FIR_BANK レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7:0 FIR_BANK[7:0] R/W xxh

FIR プログラム可能フィルタ係数レジスタのメモリ バンク。
このレジスタは、プログラム可能な FIR フィルタ メモリの 128 の係数を格納する単一のアドレス空間です。同じレジスタ アドレスに連続で読み取りや書き込みの操作を行うとき、内部ポインタは次のメモリ位置までインクリメントします。読み取りや書き込みの操作で、アドレスが別のレジスタに変更されると、内部ポインタは最初のメモリ空間にリセットされます。プログラム可能な係数のリセット値は未定義です。FIR 係数のバイト シーケンスについては、「FIR3 フィルタ段」セクションを参照してください。

FIR_CRC1、FIR_CRC0 レジスタ (アドレス = 14h、15h) [リセット = xxh、xxh]

「レジスタ マップの概要」に戻ります。

図 8-17 FIR_CRC1、FIR_CRC0 レジスタ
7 6 5 4 3 2 1 0
FIR_CRC1[15:8]
R/W-xxh
7 6 5 4 3 2 1 0
FIR_CRC0[7:0]
R/W-xxh
表 8-19 FIR_CRC1、FIR_CRC0 レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
23:0 FIR_CRC[23:0] R/W xxxxh

プログラム可能な FIR フィルタ係数の CRC 値。
プログラム可能な FIR フィルタ係数の CRC は、128 の 32 ビット FIR フィルタ係数についてユーザーが計算した値です。FIR 係数の CRC には 16 ビットの多項式が使用されます (x16 + x15 + x2 + 1)。FIR_CRC1 はハイ バイト値です。書き込まれた値が内部計算と一致しない場合、STATUS2 レジスタの F_REG_ERR ビットがセットされます。STATUS1 レジスタのグローバル CRC_ERR ビットもセットされます。3 種類のメモリ バンクのすべてで CRC をイネーブルするには、CONFIG3 レジスタの REG_CRC ビットをセットします。詳細については、「FIR フィルタ係数の CRC」セクションを参照してください。

IIR_BANK レジスタ (アドレス = 16h) [リセット = xxh]

「レジスタ マップの概要」に戻ります。

図 8-18 IIR_BANK レジスタ
7 6 5 4 3 2 1 0
IIR_BANK[7:0]
R/W-xxh
表 8-20 IIR_BANK レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7:0 IIR_BANK[7:0] R/W xxh

プログラム可能な IIR フィルタの係数レジスタ バンク。
このレジスタは、IIR フィルタのプログラム可能な係数を格納する単一のアドレス空間です。このレジスタに連続して読み取り / 書き込み操作を行うと、内部ポインタは次のメモリ バイト位置までインクリメントされます。IIR フィルタ係数のバイト シーケンスについては、表 7-8 を参照してください。読み取りまたは書き込みの操作中に、アドレスが別のレジスタに変更されると、動作は最初の IIR 係数のメモリ位置にリセットされます。

IIR_CRC レジスタ (アドレス = 17h) [リセット = xxh]

「レジスタ マップの概要」に戻ります。

図 8-19 IIR_CRC レジスタ
7 6 5 4 3 2 1 0
IIR_CRC[7:0]
R/W-xxh
表 8-21 IIR_CRC レジスタのフィールドの説明
ビット フィールド 種類 リセット 説明
7:0 IIR_CRC[7:0] R/W xxh

IIR フィルタの係数メモリの CRC 値。
IIR フィルタ係数のメモリ CRC は、IIR フィルタ メモリ全体についてユーザーが計算した値です。書き込まれた値が内部計算と一致しない場合、STATUS2 レジスタの I_REG_ERR ビットがセットされます。STATUS1 レジスタのグローバル CRC_ERR ビットもセットされます。3 種類のメモリ バンクのすべてで CRC をイネーブルするには、CONFIG3 レジスタの REG_CRC ビットをセットします。詳細については、「IIR フィルタ係数の CRC」セクションを参照してください。