Für diese Schaltung mit einer aktiven Fläche von 26 mm x 8,4 mm auf einer vierlagigen Leiterplatte wird ein Referenzlayout angefertigt.

Abbildung 3-3 Ober- und Unterseite des Beispiellayouts

Bei einem sorgfältigen Layout-Design, bei dem Gate-Treiber und Komparator auf die gegenüberliegenden Seiten der Platine platziert werden, wird aufgrund der geringeren Gehäuselängen ein kleinerer Formfaktor im Vergleich zu einem 16-poligen intelligenten Gate-Treiber erzielt. Im Vergleich dazu hat ein typisches Layout von ISO5451, ein intelligenter Gate-Treiber mit CMOS-Eingang in einem SOIC-16-Gehäuse, eine aktive Fläche von 20,83 mm x 12,95 mm auf der Leiterplatte^[10], wie in Abbildung 3-4 dargestellt, das ist etwa 23,5 % größer als das vorgeschlagene Design von UCC23513 und AMC23C11 in Abbildung 3-3.

Abbildung 3-4 Typisches Layout des Smart Gate-Treibers ISO5451