NESA011B march   2023  – june 2023 MSPM0G1105 , MSPM0G1106 , MSPM0G1107 , MSPM0G1505 , MSPM0G1506 , MSPM0G1507 , MSPM0G3105 , MSPM0G3106 , MSPM0G3107 , MSPM0G3505 , MSPM0G3506 , MSPM0G3507

 

  1.   1
  2.   摘要
  3.   商標
  4. 1 MSPM0G 硬體設計檢查清單
  5. 2 MSPM0G 裝置中的電源供應器
    1. 2.1 數位電源供應
    2. 2.2 類比電源供應
    3. 2.3 內建電源供應器與電壓參考
    4. 2.4 電源供應器的建議去耦電路
  6. 3 重設和電源供應監控器
    1. 3.1 數位電源供應
    2. 3.2 電源供應監控器
  7. 4 時鐘系統
    1. 4.1 內部振盪器
    2. 4.2 外部振盪器
    3. 4.3 外部時鐘輸出 (CLK_OUT)
    4. 4.4 頻率時鐘計數器 (FCC)
  8. 5 偵錯器
    1. 5.1 偵錯埠針腳和針腳配置
    2. 5.2 具備標準 JTAG 連接器的偵錯埠連接
  9. 6 重要類比周邊設備
    1. 6.1 ADC 設計考量
    2. 6.2 OPA 設計考量
    3. 6.3 DAC 設計考量
    4. 6.4 COMP 設計考量
    5. 6.5 GPAMP 設計考量
  10. 7 主要數位周邊設備
    1. 7.1 計時器資源和設計考量
    2. 7.2 UART 和 LIN 資源與設計考量
    3. 7.3 MCAN 設計考量
    4. 7.4 I2C 及 SPI 設計考量
  11. 8 GPIO
    1. 8.1 GPIO 輸出切換速度及負載電容
    2. 8.2 GPIO 電流汲極與源極
    3. 8.3 高速 GPIO (HSIO)
    4. 8.4 高驅動 GPIO (HDIO)
    5. 8.5 開汲極 GPIO 無需使用位準移位器即可實現 5-V 通訊
    6. 8.6 無需使用電平移位器即可與 1.8-V 裝置通訊
    7. 8.7 未使用的針腳連接
  12. 9 佈線圖指南
    1. 9.1 電源供應配置
    2. 9.2 接地佈線圖考量事項
    3. 9.3 佈線、導孔和其他 PCB 元件
    4. 9.4 如何選擇電路板層及建議的堆疊
  13. 10開機載入程式
    1. 10.1 開機載入程式簡介
    2. 10.2 開機載入程式硬體設計考量
      1. 10.2.1 實體通訊介面
      2. 10.2.2 硬體叫用
  14. 11參考
  15. 12修訂記錄

1 MSPM0G 硬體設計檢查清單

表 1-1 說明在 MSPM0G 硬體設計過程需要檢查的主要內容。以下各節將提供更多詳細資訊。

表 1-1 MSPM0G 硬體設計檢查清單
針腳 說明 需求
VDD 電源供應器正極針腳 在 VDD 和 VSS 間放置 10-µF 和 100-nF 電容器，並使其靠近 VDD 和 VSS 針腳。
VSS 電源供應器負極針腳
VCORE 核心電壓 (典型：1.35V) 將 470-nF 電容器連接到 VSS。請勿對 VCORE 針腳供應任何電壓或施加任何外部負載。
NRST 重設針腳 使用 10-nF 下拉電容器連接外部 47-kΩ 上拉電阻器。
ROSC 外部參考電阻器針腳
  • 將外部 100-kΩ/±0.1%、25-ppm 電阻器連接到 VSS，以視需要達到高 SYSOSC 準確度。
  • 可以保持打開，應用程式對 SYSOSC 的準確度要求不高。
VREF+ 電壓參考電源 - 外部參考輸入
  • 使用 VREF+ 和 VREF- 爲類比周邊裝置 (如 ADC) 提供外部電壓參考時，必須在 VREF+ 到 VREF-/GND 安裝去耦電容器，且電容應以外部參考源為根據。
  • 如果應用時不需要外部電壓參考，則可保持開啟狀態。
VREF- 電壓參考接地電源 - 外部參考輸入
SWCLK 偵錯探測器的序列線時鐘 內部下拉至 VSS，不需任何外部零件。
SWDIO 雙向 (共用) 序列線路數據 內部上拉至 VDD，不需任何外部零件。
PA0、PA1 開漏 I/O 高輸出所需的上拉電阻器
PA18 預設 BSL 叫用針腳 保持下拉以避免在重設後進入 BSL 模式。(BSL 叫用針腳可重新對應)。
PAx (PA0、PA1 除外) 通用 I/O 將對應針腳功能設爲 GPIO (PINCMx.PF = 0x1)，並將未使用的針腳配置爲低輸出，或使用內部上拉電阻或下拉電阻輸入。
註： 針對任何與通用 I/O 共用函數的未使用針腳，請遵循「PAx」未使用針腳連接準則。

TI 建議將 10-μF 和 0.1-nF 低 ESR 陶瓷去耦電容器組合連接到 VDD 和 VSS 針腳，可使用更高值的電容器，但會影響電源軌上升時間。去耦電容器的位置必須儘可能靠近去耦的針腳 (應在數毫米內)。

將外部 47-kΩ 上拉電阻器與 10-nF 下拉電容器連接時需要 NRST 重設針腳。

SYSOSC 頻率修正迴路 (FCL) 電路利用位於 ROSC 針腳和 VSS 間的外部 100-kΩ 電阻器，為 SYSOSC 提供精確的參考電流，以穩定 SYSOSC 頻率。如果未啓用 SYSOSC FCL，則不需要此電阻器。

若裝置支援外部晶體，使用外部晶體時需要適用於晶體振盪器針腳的外部旁路電容器。

VCORE 針腳需要 0.47-µF 槽型電容器，且需要置於距離裝置接地最小距離的裝置附近。

若為 5-V 容錯開汲極 (ODIO)，需要上拉電阻器才能有高輸出，如果使用 ODIO 則需此電阻器以提供 I2C 和 UART 功能。

GUID-20211118-SS0I-GV3N-3FKW-FTQJHQ5V6VQK-low.svg圖 1-1 MSPM0G 典型應用程序電路圖