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SN54SC4T00-SEP

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Strahlungstolerantes 1,2-V- bis 5,5-V-Vierkanal-NAND-Gate mit zwei Eingängen und integriertem Pegels

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SN54SC4T00-SEP

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Produktdetails

Technology family SCxT Number of channels 4 Vout (min) (V) 1.2 Vout (max) (V) 5.5 Features Balanced outputs, Over-voltage tolerant inputs, Voltage translation Input type TTL-Compatible CMOS Output type Push-Pull Operating temperature range (°C) -55 to 125
Technology family SCxT Number of channels 4 Vout (min) (V) 1.2 Vout (max) (V) 5.5 Features Balanced outputs, Over-voltage tolerant inputs, Voltage translation Input type TTL-Compatible CMOS Output type Push-Pull Operating temperature range (°C) -55 to 125
TSSOP (PW) 14 32 mm² 5 x 6.4
  • Vendor item drawing available, VID V62/23627-01XE
  • Total ionizing dose characterized at 30 krad (Si)
    • Total ionizing dose radiation lot acceptance testing (TID RLAT) for every wafer lot to 30 krad (Si)
  • Single-event effects (SEE) characterized:
    • Single event latch-up (SEL) immune to linear energy transfer (LET) = 43 MeV-cm2 /mg
    • Single event transient (SET) characterized to 43 MeV-cm2 /mg
  • Wide operating range of 1.2 V to 5.5 V
  • Single-supply translating gates at 5/3.3/2.5/1.8/1.2 V V CC
    • TTL compatible inputs:
      • Up translation:
        • 1.8-V – Inputs from 1.2 V
        • 2.5-V – Inputs from 1.8 V
        • 3.3-V – Inputs from 1.8 V, 2.5 V
        • 5.0-V – Inputs from 2.5 V, 3.3 V
      • Down translation:

        • 1.2-V – Inputs from 1.8 V, 2.5 V, 3.3 V, 5.0 V

        • 1.8-V – Inputs from 2.5 V, 3.3 V, 5.0 V
        • 2.5-V – Inputs from 3.3 V, 5.0 V
        • 3.3-V – Inputs from 5.0 V
  • 5.5 V tolerant input pins
  • Output drive up to 25 mA AT 5-V
  • Latch-up performance exceeds 250 mA per JESD 17
  • Space enhanced plastic (SEP)
    • Controlled baseline
    • Gold bondwire
    • NiPdAu lead finish
    • One assembly and test site
    • One fabrication site
    • Military (–55°C to 125°C) temperature range
    • Extended product life cycle
    • Product traceability
    • Meets NASAs ASTM E595 outgassing specification
  • Vendor item drawing available, VID V62/23627-01XE
  • Total ionizing dose characterized at 30 krad (Si)
    • Total ionizing dose radiation lot acceptance testing (TID RLAT) for every wafer lot to 30 krad (Si)
  • Single-event effects (SEE) characterized:
    • Single event latch-up (SEL) immune to linear energy transfer (LET) = 43 MeV-cm2 /mg
    • Single event transient (SET) characterized to 43 MeV-cm2 /mg
  • Wide operating range of 1.2 V to 5.5 V
  • Single-supply translating gates at 5/3.3/2.5/1.8/1.2 V V CC
    • TTL compatible inputs:
      • Up translation:
        • 1.8-V – Inputs from 1.2 V
        • 2.5-V – Inputs from 1.8 V
        • 3.3-V – Inputs from 1.8 V, 2.5 V
        • 5.0-V – Inputs from 2.5 V, 3.3 V
      • Down translation:

        • 1.2-V – Inputs from 1.8 V, 2.5 V, 3.3 V, 5.0 V

        • 1.8-V – Inputs from 2.5 V, 3.3 V, 5.0 V
        • 2.5-V – Inputs from 3.3 V, 5.0 V
        • 3.3-V – Inputs from 5.0 V
  • 5.5 V tolerant input pins
  • Output drive up to 25 mA AT 5-V
  • Latch-up performance exceeds 250 mA per JESD 17
  • Space enhanced plastic (SEP)
    • Controlled baseline
    • Gold bondwire
    • NiPdAu lead finish
    • One assembly and test site
    • One fabrication site
    • Military (–55°C to 125°C) temperature range
    • Extended product life cycle
    • Product traceability
    • Meets NASAs ASTM E595 outgassing specification

The SN54SC4T00-SEP contains four independent 2-input NAND Gates with Schmitt-trigger inputs. Each gate performs the Boolean function Y = A ● B in positive logic. The output level is referenced to the supply voltage (V CC) and supports 1.8-V, 2.5-V, 3.3-V, and 5-V CMOS levels.

The input is designed with a lower threshold circuit to support up translation for lower voltage CMOS inputs (for example 1.2 V input to 1.8 V output or 1.8 V input to 3.3 V output). Additionally, the 5-V tolerant input pins enable down translation (for example 3.3 V to 2.5 V output).

The SN54SC4T00-SEP contains four independent 2-input NAND Gates with Schmitt-trigger inputs. Each gate performs the Boolean function Y = A ● B in positive logic. The output level is referenced to the supply voltage (V CC) and supports 1.8-V, 2.5-V, 3.3-V, and 5-V CMOS levels.

The input is designed with a lower threshold circuit to support up translation for lower voltage CMOS inputs (for example 1.2 V input to 1.8 V output or 1.8 V input to 3.3 V output). Additionally, the 5-V tolerant input pins enable down translation (for example 3.3 V to 2.5 V output).
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Technische Dokumentation

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Typ Titel Datum
* Data sheet SN54SC4T00-SEPRadiation Tolerant, Quadruple 2-Input Positive-NAND Gates With Integrated Translation datasheet PDF | HTML 15 Nov 2023
* Radiation & reliability report SN54SC4T00-SEP Total Ionizing Dose (TID) Report PDF | HTML 19 Dez 2023
* Radiation & reliability report SN54SC4T125-SEP Single Event Effects Report PDF | HTML 05 Dez 2023
* Radiation & reliability report SN54SC4T00-SEP Production Flow and Reliability Report PDF | HTML 09 Nov 2023
Application brief TI Space Enhanced Plastic Logic Overview and Applications in Low-Earth Orbit Satellite Platforms PDF | HTML 10 Sep 2024

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

14-24-LOGIC-EVM — Generisches Logikprodukt-Evaluierungsmodul für 14-polige bis 24-polige D-, DB-, DGV-, DW-, DYY-, NS-

Das 14-24-LOGIC-EVM-Evaluierungsmodul (EVM) ist für die Unterstützung aller Logikgeräte konzipiert, die sich in einem 14-Pin- bis 24-Pin-D-, DW-, DB-, NS-, PW-, DYY- oder DGV-Gehäuse befinden.

Benutzerhandbuch: PDF | HTML
Nicht verfügbar auf TI.com
Evaluierungsplatine

14-24-NL-LOGIC-EVM — Generisches Logikprodukt-Evaluierungsmodul für 14- bis 24-polige bleifreie Gehäuse

14-24-NL-LOGIC-EVM ist ein flexibles Evaluierungsmodul (EVM), das alle Logik- oder Übersetzungsbausteine mit einem 14- bis 24-poligen BQA-, BQB-, RGY-, RSV-, RJW- oder RHL-Gehäuse unterstützt.

Benutzerhandbuch: PDF | HTML
Nicht verfügbar auf TI.com
Gehäuse Pins CAD-Symbole, Footprints und 3D-Modelle
TSSOP (PW) 14 Ultra Librarian
Es gelten die allgemeinen Geschäftsbedingungen von TI für Evaluierungsartikel.

Bestellen & Qualität

Beinhaltete Information:
  • RoHS
  • REACH
  • Bausteinkennzeichnung
  • Blei-Finish/Ball-Material
  • MSL-Rating / Spitzenrückfluss
  • MTBF-/FIT-Schätzungen
  • Materialinhalt
  • Qualifikationszusammenfassung
  • Kontinuierliches Zuverlässigkeitsmonitoring
Beinhaltete Information:
  • Werksstandort
  • Montagestandort

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Bei Fragen zu den Themen Qualität, Gehäuse oder Bestellung von TI-Produkten siehe TI-Support. ​​​​​​​​​​​​​​

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