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SN74LV125AT

ACTIVO

Búferes de 4 canales, 4,5 V a 5,5 V con entradas CMOS compatibles con TTL y salidas de 3 estados

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SN74LV125AT

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Detalles del producto

Technology family LV-AT Supply voltage (min) (V) 4.5 Supply voltage (max) (V) 5.5 Number of channels 4 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type TTL-Compatible CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 85
Technology family LV-AT Supply voltage (min) (V) 4.5 Supply voltage (max) (V) 5.5 Number of channels 4 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type TTL-Compatible CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 85
SOIC (D) 14 51.9 mm² 8.65 x 6 SOP (NS) 14 79.56 mm² 10.2 x 7.8 SSOP (DB) 14 48.36 mm² 6.2 x 7.8 TSSOP (PW) 14 32 mm² 5 x 6.4 VQFN (RGY) 14 12.25 mm² 3.5 x 3.5
  • Inputs Are TTL-Voltage Compatible
  • 4.5-V to 5.5-V V CC Operation
  • Typical t pd of 3.8 ns at 5 V
  • Typical V OLP (Output Ground Bounce) < 0.8 V at V CC = 5 V, T A = 25°C
  • Typical V OHV (Output V OH Undershoot) > 2.3 V at V CC = 5 V, T A = 25°C
  • Support Mixed-Mode Voltage Operation on All Ports
  • I off Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA Per JESD 17
  • Inputs Are TTL-Voltage Compatible
  • 4.5-V to 5.5-V V CC Operation
  • Typical t pd of 3.8 ns at 5 V
  • Typical V OLP (Output Ground Bounce) < 0.8 V at V CC = 5 V, T A = 25°C
  • Typical V OHV (Output V OH Undershoot) > 2.3 V at V CC = 5 V, T A = 25°C
  • Support Mixed-Mode Voltage Operation on All Ports
  • I off Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA Per JESD 17

The SN74LV125AT is a quadruple bus buffer gate. This device features independent line drivers with 3-state outputs. Each output is disabled when the associated output-enable ( OE) input is high.

The SN74LV125AT is a quadruple bus buffer gate. This device features independent line drivers with 3-state outputs. Each output is disabled when the associated output-enable ( OE) input is high.
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Documentación técnica

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Tipo Título Fecha
* Data sheet SN74LV125AT Quadruple Bus Buffer Gates With 3-State Outputs datasheet (Rev. B) PDF | HTML 14 jul 2023

Diseño y desarrollo

Para conocer los términos adicionales o los recursos necesarios, haga clic en cualquier título de abajo para ver la página de detalles cuando esté disponible.

Placa de evaluación

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Guía del usuario: PDF | HTML
No disponible en TI.com
Modelo de simulación

SN74LV125AT Behavioral SPICE Model

SCEM655.ZIP (7 KB) - PSpice Model
Descargar
Encapsulado Pines Símbolos CAD, huellas y modelos 3D
SOIC (D) 14 Ultra Librarian
SOP (NS) 14 Ultra Librarian
SSOP (DB) 14 Ultra Librarian
TSSOP (PW) 14 Ultra Librarian
VQFN (RGY) 14 Ultra Librarian
Se aplican los Términos y condiciones estándar de TI para los elementos de evaluación.

Pedidos y calidad

Información incluida:
  • RoHS
  • REACH
  • Marcado del dispositivo
  • Acabado de plomo/material de la bola
  • Clasificación de nivel de sensibilidad a la humedad (MSL) / reflujo máximo
  • Estimaciones de tiempo medio entre fallas (MTBF)/fallas en el tiempo (FIT)
  • Contenido del material
  • Resumen de calificaciones
  • Monitoreo continuo de confiabilidad
Información incluida:
  • Lugar de fabricación
  • Lugar de ensamblaje

Soporte y capacitación

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