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SN74LV6T06-Q1

ACTIVO

Inversores de 6 bits con salidas de 3 estados y alimentación de 1.8 V a 5.5 V para automoción

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SN74LV6T06-Q1

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Detalles del producto

Technology family LV1T Applications GPIO, SPI Bits (#) 6 Configuration 6 Ch A to B 0 Ch B to A High input voltage (min) (V) 1 High input voltage (max) (V) 5.5 Vout (min) (V) 1.65 Vout (max) (V) 5.5 Data rate (max) (Mbps) 200 IOH (max) (mA) -8 IOL (max) (mA) 8 Features Balanced outputs, Single supply Input type TTL-Compatible CMOS Output type Balanced CMOS, Open-drain Rating Automotive Operating temperature range (°C) -40 to 125
Technology family LV1T Applications GPIO, SPI Bits (#) 6 Configuration 6 Ch A to B 0 Ch B to A High input voltage (min) (V) 1 High input voltage (max) (V) 5.5 Vout (min) (V) 1.65 Vout (max) (V) 5.5 Data rate (max) (Mbps) 200 IOH (max) (mA) -8 IOL (max) (mA) 8 Features Balanced outputs, Single supply Input type TTL-Compatible CMOS Output type Balanced CMOS, Open-drain Rating Automotive Operating temperature range (°C) -40 to 125
TSSOP (PW) 14 32 mm² 5 x 6.4 WQFN (BQA) 14 7.5 mm² 3 x 2.5
  • AEC-Q100 qualified for automotive applications:
    • Device temperature grade 1: -40°C to +125°C
    • Device HBM ESD classification level 2
    • Device CDM ESD classification level C4B

  • Available in wettable flank QFN package

  • Wide operating range of 1.65 V to 5.5 V
  • 5.5-V tolerant input pins
  • LVxT enhanced inputs combined with open-drain outputs provide maximum voltage translation flexibility:
    • Over 6.67-Mbps operation, (R PU = 1 kΩ, C L = 30 pF)
    • Up translation from 1.2 V to 5 V with 1.8-V supply
    • Down translation from 5 V to 0.8 V or even less with any valid supply
  • 5.5-V tolerant input pins
  • Supports standard function pinout
  • Latch-up performance exceeds 250 mA per JESD 17
  • AEC-Q100 qualified for automotive applications:
    • Device temperature grade 1: -40°C to +125°C
    • Device HBM ESD classification level 2
    • Device CDM ESD classification level C4B

  • Available in wettable flank QFN package

  • Wide operating range of 1.65 V to 5.5 V
  • 5.5-V tolerant input pins
  • LVxT enhanced inputs combined with open-drain outputs provide maximum voltage translation flexibility:
    • Over 6.67-Mbps operation, (R PU = 1 kΩ, C L = 30 pF)
    • Up translation from 1.2 V to 5 V with 1.8-V supply
    • Down translation from 5 V to 0.8 V or even less with any valid supply
  • 5.5-V tolerant input pins
  • Supports standard function pinout
  • Latch-up performance exceeds 250 mA per JESD 17

The SN74LV6T06-Q1 device contains six independent inverters with open-drain outputs. Each inverter performs the Boolean function Y = A in positive logic.

The input is designed with a lower threshold circuit to support up translation for lower voltage CMOS inputs (for example, 1.2 V input to 1.8 V output or 1.8 V input to 3.3 V output). In addition, the 5-V tolerant input pins enable down translation (for example, 3.3 V to 2.5 V output).

The SN74LV6T06-Q1 device contains six independent inverters with open-drain outputs. Each inverter performs the Boolean function Y = A in positive logic.

The input is designed with a lower threshold circuit to support up translation for lower voltage CMOS inputs (for example, 1.2 V input to 1.8 V output or 1.8 V input to 3.3 V output). In addition, the 5-V tolerant input pins enable down translation (for example, 3.3 V to 2.5 V output).
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Documentación técnica

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Tipo Título Fecha
* Data sheet SN74LV6T06-Q1 Automotive Hex Open-Drain Inverters with Integrated Translation datasheet PDF | HTML 10 ago 2023
Application note Schematic Checklist - A Guide to Designing with Auto-Bidirectional Translators PDF | HTML 12 jul 2024
Application note Understanding Transient Drive Strength vs. DC Drive Strength in Level-Shifters (Rev. A) PDF | HTML 03 jul 2024

Diseño y desarrollo

Para conocer los términos adicionales o los recursos necesarios, haga clic en cualquier título de abajo para ver la página de detalles cuando esté disponible.

Placa de evaluación

14-24-LOGIC-EVM — Módulo de evaluación genérico de productos lógicos para encapsulados D, DB, DGV, DW, DYY, NS y PW de

El módulo de evaluación (EVM) 14-24-LOGIC-EVM está diseñado para admitir cualquier dispositivo lógico que esté en un empaquetado D, DW, DB, NS, PW, DYY o DGV de 14 a 24 pines.

Guía del usuario: PDF | HTML
No disponible en TI.com
Encapsulado Pines Símbolos CAD, huellas y modelos 3D
TSSOP (PW) 14 Ultra Librarian
WQFN (BQA) 14 Ultra Librarian
Se aplican los Términos y condiciones estándar de TI para los elementos de evaluación.

Pedidos y calidad

Información incluida:
  • RoHS
  • REACH
  • Marcado del dispositivo
  • Acabado de plomo/material de la bola
  • Clasificación de nivel de sensibilidad a la humedad (MSL) / reflujo máximo
  • Estimaciones de tiempo medio entre fallas (MTBF)/fallas en el tiempo (FIT)
  • Contenido del material
  • Resumen de calificaciones
  • Monitoreo continuo de confiabilidad
Información incluida:
  • Lugar de fabricación
  • Lugar de ensamblaje

Soporte y capacitación

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El contenido lo proporcionan “tal como está” TI y los colaboradores de la comunidad y no constituye especificaciones de TI. Consulte los términos de uso.

Si tiene preguntas sobre la calidad, el paquete o el pedido de productos de TI, consulte el soporte de TI. ​​​​​​​​​​​​​​

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