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高速 ADC（≧10 MSPS）

ADC12QJ1600-EP

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エンハンスド製品、JESD204C インターフェイス搭載、クワッドチャンネル、12 ビット、1.6GSPS ADC

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ADC12QJ1600-EP

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製品詳細

Sample rate (max) (Msps) 1600 Resolution (bps) 12 Number of input channels 4 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating HiRel Enhanced Product Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 1910 Architecture Folding Interpolating SNR (dB) 57.4 ENOB (bit) 9 SFDR (dB) 64 Operating temperature range (°C) -55 to 125 Input buffer Yes
Sample rate (max) (Msps) 1600 Resolution (bps) 12 Number of input channels 4 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating HiRel Enhanced Product Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 1910 Architecture Folding Interpolating SNR (dB) 57.4 ENOB (bit) 9 SFDR (dB) 64 Operating temperature range (°C) -55 to 125 Input buffer Yes
FCCSP (ALR) 144 100 mm² 10 x 10
  • 高信頼性強化製品：
    • 管理されたベースライン
    • 単一のアセンブリ / テスト施設
    • 単一の製造施設
    • -55℃～125℃の温度範囲
    • 長期にわたる製品ライフ・サイクル
    • 長期にわたる製品変更通知
    • 製品のトレーサビリティ
  • ADC コア：
    • 分解能：12 ビット
    • 最大サンプリング・レート：1.6GSPS
    • インターリーブなしのアーキテクチャ
    • 内部ディザリングにより高次高調波を低減
  • パフォーマンス仕様 (–1dBFS)：
    • SNR (100MHz)：57.4dBFS
    • ENOB (100MHz)：9.1 ビット
    • SFDR (100MHz)：64dBc
    • ノイズ・フロア (–20dBFS)：–147dBFS
  • フルスケール入力電圧：800mVPP-DIFF
  • フルパワー入力帯域幅：6GHz
  • JESD204C シリアル・データ・インターフェイス：
    • 合計 2～8 の SerDes レーンをサポート
    • 最大ボーレート：17.16Gbps
    • 64B/66B と 8B/10B のエンコード・モード
    • Subclass-1 サポートによる決定論的レイテンシ
    • JESD204B レシーバと互換
  • 内部サンプリング・クロック生成のオプション
    • PLL および VCO (7.2～8.2GHz) 内蔵
  • SYSREF ウィンドウ処理により同期が簡単
  • 4 つのクロック出力によりシステム・クロック供給を簡素化
    • FPGA または隣接 ADC 用のリファレンス・クロック
    • SerDes トランシーバ用のリファレンス・クロック
  • パルス式システム用のタイムスタンプ入力および出力
  • 消費電力 (1GSPS)：1.9W
  • 電源：1.1V、1.9V
  • 高信頼性強化製品：
    • 管理されたベースライン
    • 単一のアセンブリ / テスト施設
    • 単一の製造施設
    • -55℃～125℃の温度範囲
    • 長期にわたる製品ライフ・サイクル
    • 長期にわたる製品変更通知
    • 製品のトレーサビリティ
  • ADC コア：
    • 分解能：12 ビット
    • 最大サンプリング・レート：1.6GSPS
    • インターリーブなしのアーキテクチャ
    • 内部ディザリングにより高次高調波を低減
  • パフォーマンス仕様 (–1dBFS)：
    • SNR (100MHz)：57.4dBFS
    • ENOB (100MHz)：9.1 ビット
    • SFDR (100MHz)：64dBc
    • ノイズ・フロア (–20dBFS)：–147dBFS
  • フルスケール入力電圧：800mVPP-DIFF
  • フルパワー入力帯域幅：6GHz
  • JESD204C シリアル・データ・インターフェイス：
    • 合計 2～8 の SerDes レーンをサポート
    • 最大ボーレート：17.16Gbps
    • 64B/66B と 8B/10B のエンコード・モード
    • Subclass-1 サポートによる決定論的レイテンシ
    • JESD204B レシーバと互換
  • 内部サンプリング・クロック生成のオプション
    • PLL および VCO (7.2～8.2GHz) 内蔵
  • SYSREF ウィンドウ処理により同期が簡単
  • 4 つのクロック出力によりシステム・クロック供給を簡素化
    • FPGA または隣接 ADC 用のリファレンス・クロック
    • SerDes トランシーバ用のリファレンス・クロック
  • パルス式システム用のタイムスタンプ入力および出力
  • 消費電力 (1GSPS)：1.9W
  • 電源：1.1V、1.9V

ADC12QJ1600-EP は、クワッド チャネル、12 ビット、1.6GSPS の A/D コンバータ (ADC) です。このデバイスは、低消費電力、高いサンプリング レート、12 ビットの分解能により、各種マルチチャネル通信システムに理想的です。

6GHz のフルパワー入力帯域幅 (-3dB) により、L バンドと S バンドの直接 RF サンプリングが可能です。

システムのハードウェア要件を緩和するため、いくつかのクロック供給機能が内蔵されています (例：サンプリング クロックを生成するための電圧制御発振器 (VCO) を内蔵した内部フェーズ ロック ループ (PLL))。FPGA または ASIC のロジックと SerDes にクロックを供給するために 4 つのクロック出力を備えています。パルス式システムのためにタイムスタンプ入力および出力を備えています。

JESD204C シリアル インターフェイスにより、プリント基板 (PCB) の配線の量を減らすことで、システムを小型化できます。インターフェイス モードは、2～8 レーン (デュアル チャネルとクワッド チャネルのデバイスの場合)、または 1～4 レーン (シングル チャネル デバイスの場合) を最大 17.16Gbps の SerDes ボーレートでサポートしているため、各アプリケーションに最適な構成を実現できます。

ADC12QJ1600-EP は、クワッド チャネル、12 ビット、1.6GSPS の A/D コンバータ (ADC) です。このデバイスは、低消費電力、高いサンプリング レート、12 ビットの分解能により、各種マルチチャネル通信システムに理想的です。

6GHz のフルパワー入力帯域幅 (-3dB) により、L バンドと S バンドの直接 RF サンプリングが可能です。

システムのハードウェア要件を緩和するため、いくつかのクロック供給機能が内蔵されています (例：サンプリング クロックを生成するための電圧制御発振器 (VCO) を内蔵した内部フェーズ ロック ループ (PLL))。FPGA または ASIC のロジックと SerDes にクロックを供給するために 4 つのクロック出力を備えています。パルス式システムのためにタイムスタンプ入力および出力を備えています。

JESD204C シリアル インターフェイスにより、プリント基板 (PCB) の配線の量を減らすことで、システムを小型化できます。インターフェイス モードは、2～8 レーン (デュアル チャネルとクワッド チャネルのデバイスの場合)、または 1～4 レーン (シングル チャネル デバイスの場合) を最大 17.16Gbps の SerDes ボーレートでサポートしているため、各アプリケーションに最適な構成を実現できます。
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* データシート ADC12QJ1600-EP クワッド チャネル、1.6GSPS、12 ビット、JESD204C インターフェイス搭載 A/D コンバータ (ADC) データシート (Rev. B 翻訳版) PDF | HTML 英語版 (Rev.B) PDF | HTML 2024年 10月 25日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

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PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

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リクエスト
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
FCCSP (ALR) 144 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

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