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DS90CR285

アクティブ

+3.3V、立ち上がりエッジでのデータ・ストローブ、LVDS、28 ビット、チャネル・リンク・トランスミッタ - 66 MHz

製品詳細

Protocols Catalog Device type Transmitter Rating Catalog Operating temperature range (°C) -40 to 85
Protocols Catalog Device type Transmitter Rating Catalog Operating temperature range (°C) -40 to 85
TSSOP (DGG) 56 113.4 mm² 14 x 8.1
  • Single +3.3V supply
  • Chipset (Tx + Rx) power consumption <250 mW (typ)
  • Power-down mode (<0.5 mW total)
  • Up to 231 Megabytes/sec bandwidth
  • Up to 1.848 Gbps data throughput
  • Narrow bus reduces cable size
  • 290 mV swing LVDS devices for low EMI
  • +1V common mode range (around +1.2V)
  • PLL requires no external components
  • Both devices are offered in a Low profile 56-lead TSSOP package
  • Rising edge data strobe
  • Compatible with TIA/EIA-644 LVDS standard
  • ESD Rating > 7 kV
  • Operating Temperature: -40°C to +85°C

TRI-STATE® is a registered trademark of National Semiconductor Corporation.

  • Single +3.3V supply
  • Chipset (Tx + Rx) power consumption <250 mW (typ)
  • Power-down mode (<0.5 mW total)
  • Up to 231 Megabytes/sec bandwidth
  • Up to 1.848 Gbps data throughput
  • Narrow bus reduces cable size
  • 290 mV swing LVDS devices for low EMI
  • +1V common mode range (around +1.2V)
  • PLL requires no external components
  • Both devices are offered in a Low profile 56-lead TSSOP package
  • Rising edge data strobe
  • Compatible with TIA/EIA-644 LVDS standard
  • ESD Rating > 7 kV
  • Operating Temperature: -40°C to +85°C

TRI-STATE® is a registered trademark of National Semiconductor Corporation.

The DS90CR285 transmitter converts 28 bits of LVCMOS/LVTTL data into four LVDS (Low Voltage Differential Signaling) data streams. A phase-locked transmit clock is transmitted in parallel with the data streams over a fifth LVDS link. Every cycle of the transmit clock 28 bits of input data are sampled and transmitted. The DS90CR286 receiver converts the LVDS data streams back into 28 bits of LVCMOS/LVTTL data. At a transmit clock frequency of 66 MHz, 28 bits of TTL data are transmitted at a rate of 462 Mbps per LVDS data channel. Using a 66 MHz clock, the data throughput is 1.848 Gbit/s (231 Mbytes/s).

The multiplexing of the data lines provides a substantial cable reduction. Long distance parallel single-ended buses typically require a ground wire per active signal (and have very limited noise rejection capability). Thus, for a 28-bit wide data and one clock, up to 58 conductors are required. With the Channel Link chipset as few as 11 conductors (4 data pairs, 1 clock pair and a minimum of one ground) are needed. This provides a 80% reduction in required cable width, which provides a system cost savings, reduces connector physical size and cost, and reduces shielding requirements due to the cables' smaller form factor.

The 28 LVCMOS/LVTTL inputs can support a variety of signal combinations. For example, seven 4-bit nibbles or three 9-bit (byte + parity) and 1 control.


The DS90CR285 transmitter converts 28 bits of LVCMOS/LVTTL data into four LVDS (Low Voltage Differential Signaling) data streams. A phase-locked transmit clock is transmitted in parallel with the data streams over a fifth LVDS link. Every cycle of the transmit clock 28 bits of input data are sampled and transmitted. The DS90CR286 receiver converts the LVDS data streams back into 28 bits of LVCMOS/LVTTL data. At a transmit clock frequency of 66 MHz, 28 bits of TTL data are transmitted at a rate of 462 Mbps per LVDS data channel. Using a 66 MHz clock, the data throughput is 1.848 Gbit/s (231 Mbytes/s).

The multiplexing of the data lines provides a substantial cable reduction. Long distance parallel single-ended buses typically require a ground wire per active signal (and have very limited noise rejection capability). Thus, for a 28-bit wide data and one clock, up to 58 conductors are required. With the Channel Link chipset as few as 11 conductors (4 data pairs, 1 clock pair and a minimum of one ground) are needed. This provides a 80% reduction in required cable width, which provides a system cost savings, reduces connector physical size and cost, and reduces shielding requirements due to the cables' smaller form factor.

The 28 LVCMOS/LVTTL inputs can support a variety of signal combinations. For example, seven 4-bit nibbles or three 9-bit (byte + parity) and 1 control.


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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート DS90CR285/DS90CR286 3.3V Rising Edge Data Strobe LVDS 28Bit Channel Link- 6(jp) データシート (Rev. B 翻訳版) 最新英語版 (Rev.C) PDF | HTML 2004年 7月 9日
アプリケーション・ノート High-Speed Layout Guidelines for Reducing EMI for LVDS SerDes Designs 2018年 11月 9日
アプリケーション・ノート AN-1108 Channel-Link PCB and Interconnect Design-In Guidelines (Rev. A) 2018年 8月 3日
EVM ユーザー ガイド (英語) DS90CR285-86ATQEVM User's Guide 2016年 8月 22日
アプリケーション・ノート Receiver Skew Margin for Channel Link I and FPD Link I Devices 2016年 1月 13日
アプリケーション・ノート Improving the Robustness of Channel Link Designs with Channel Link II Ser/Des (Rev. A) 2013年 4月 26日
設計ガイド Channel Link I Design Guide 2007年 3月 29日
アプリケーション・ノート Multi-Drop Channel-Link Operation 2004年 10月 4日
アプリケーション・ノート CHANNEL LINK Moving and Shaping Information In Point-To-Point Applications 1998年 10月 5日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

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ユーザー ガイド: PDF
英語版 (Rev.A): PDF
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
TSSOP (DGG) 56 Ultra Librarian

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報:
  • ファブの拠点
  • 組み立てを実施した拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

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